谁能看一下这个端接该怎么匹配？

cuizehan

) ?$ e" G7 ?' `  G+ y
2 F( G/ k) i- J9 r这是仿真的电路图，上半部分是内存条数据线的拓扑结构。其中U19和U24带有120欧的On-Die Termination。
按这个图仿真，频率为400MHz，结果如下

可见信号质量还是蛮好的。
如果把TL16和TL14连起来，相当于分了一支到FPGA，仿真结果如下，
, V6 y6 L$ ]4 g7 B: B
  A& h1 u( L# q3 R; G. ~FPGA端的信号（绿色）有两个特别明显的欠冲，谁知道这个是哪地方端接没做好，该怎么匹配？

numbdemon

R12的电阻值调小一些，试试看60欧姆，最好扫描一下

cuizehan

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* L2 Z8 j  c* P; X! h电阻从10ohm到1k，1M都试了下，小电阻FPGA端的信号幅度会比较下，大电阻FPGA端的信号幅度会比较大，但都是有那两个欠冲。

7 E1 h& ?1 S. v$ i我把FPGA去掉，只用电阻端接，60ohm信号质量很好，接上FPGA就不行了，感觉FPGA输入引脚有容性或者感性负载，导致不匹配，
5 x( L# R' E; |  ]从这个图上能看出是感性还是容性的吗？是的话，该怎么匹配？

! L$ m  s6 ^# A. p" `! M另外，你说扫描一下，有什么软件可以到吗？我用的是hyperlynx。

numbdemon

# T+ I9 J# U0 O$ [* [
' D1 a1 Q- L- p1 |' ]- v- sU26输入引脚的端接只能尽可能消除反射，但是引脚本身的寄生电容才是信号完整性的最大杀手。
  \5 i, @8 s" m/ A你应该再确认一下时钟频率是否正确。如频率降下来可能会稍微好一些。
' ~" d# X4 D; H* E! j5 W; k还有就是要确认一下FPGA的这个输入引脚的寄生参数，是否能够对应于这么快的上升速率。如果不幸的话就得加个buffer了。

. Z, z2 a6 s' R. @" N扫描的话么，你既然已经手动测试了10Ohm到1Mohm，那就算了。

numbdemon

还有，再确认一下拓扑呢，我粗看一下，这个拓扑有点问题么

cuizehan

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: k) b6 ^  d( b: q* ^
高见！
6 h5 n; V; e9 g% O& z8 v$ `
这个问题背景是这样的：我自己做了一块板子，上面有一个FPGA和一个内存插槽，可以插内存，这个板子本身又是插在主板的内存插槽上，将主板的内存信号转接过来，一路传给板上内存，一路传给FPGA。控制线的频率比较低，200MHz，可以加一个register缓冲、隔离，但是数据线频率比较高，400MHz，没有合适的register，不得已才考虑这种T型拓扑。

T型拓扑要求TL14的阻抗是TL5和TL16的一半，这个我后来调了一下，效果没多大改善。

我直接把U26和U24点对点连起来，发现信号还是那样。

看来应该就是FPGA引脚的寄生电容在捣鬼，不过这款FPGA是可以直接接DDR3内存的啊，而且最高可以跑到533MHz，开发板上都是直连的，不知道为什么仿真出来确是这样。
我已经下了最新的IBIS模型，也还是不行，而且我实际板子上从FPGA读取出来的信号很乱，应该有很多判决错误，实在不行借个示波器来看看，信号质量到底怎么样。
  ]: l) I) h" _4 z9 ^

numbdemon

如果可以的话传两个IBIS上来，有时间帮你分析一下

cuizehan

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1 Q0 ~7 n; h6 l# _当然可以，多谢！

/ Q, }/ Q8 ^* y  F- i5 i4 G这个图是dq3.ffs的截图，是ddr3内存条上数据线DQ3的拓扑结构，其中U1和U19是内存芯片，J1代表金手指。U1和U19的ibis模型为v48c.ibs，按下图选择

通过model selector可以选择DQ3的输出阻抗和On Die Termination，比如这个图上就显示输出阻抗为34ohm，ODT为120ohm，最高DDR频率为1066。
我做仿真时，ddr信号的提供者也是用内存芯片，用同样的模型选择。
& V- m3 _: G$ y8 G# z* FFPGA的ibis模型为virtex6.ibs，应该选其中的SSTL15**，可以选DCI的，也可以选没有DCI的。

numbdemon

FPGA输入引脚的寄生电容过大，对于这个上升速率的DDR信号来说，很难改善的。要么就要降低器件的速率，比如降低电压什么的。
但是通过仿真来看还可以容忍(用SQ仿真，参数尽量理想化)，至少200MHz的时钟能凑合。
( R5 l, F2 e. k4 ^; x( ~

cuizehan

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多谢啊！
  ]; ?+ f( u4 O2 _4 Y( Y" E9 r我就很纳闷了，xilinx出了这个fpga，据说是可以支持最高533MHz的频率，而且还有实际的开发板，为啥仿真出来结果咋就不行呢？
0 `2 ]8 M+ I6 L; ]+ d" y8 ?3 x

numbdemon

单负载应该没问题。
目前的拓扑对于FPGA端的信号还是很有制约的，要不你试试看菊花链结构，或许会好一些咯
; x! w  b/ I$ J/ j) y- T) T7 E9 M

cuizehan

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3 @  U* E! {- `, z
' b/ @+ q; e$ Q单负载是不是就是指，输入信号只给DRAM和FPGA其中的一个？
: O2 y* b, o1 H$ w& x如果只提供给DRAM的话，信号很好。
如果只提供给FPGA的话，结果还是不好，有两个欠冲。

numbdemon

不会吧，点对点直接连在FPGA上的话，信号还可以的啊

cuizehan

; t* z0 [- I0 g3 @$ ~$ {
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: d$ e; u3 {: t/ {  n打开FPGA的DCI

% x2 j0 M+ J+ v. Q3 G5 X8 S
, k% {$ z& g, m

串接15ohm电阻
. H* J! p0 U1 ^" {
  R' b+ @$ v; p8 A6 i2 u
3 q8 f# N; b5 q, D$ v. ^# E3 T
; i7 r, n. G$ y# E2 d不开DCI，60ohm端接，串接15ohm


* G/ l$ e4 g  Y7 j
$ p* v0 D. j2 |1 g上面是我仿真的结果，最后一个算还行吗？可是还是有两个欠冲，而且上升下降时间都比较慢。
% T3 F( H( r, u
& @# Y( v8 _' y& j) S不知道你说的点对点连起来信号还可以是指哪一种？
* ]. ~% t% f! U. h0 c6 S$ W

liqiangln

主要是仿真的细节大家注意一下，根据楼主图的话，R12和U26之间应该加一段传输线参数，这样电阻是在整个链路的末尾，而U26是倒数第二个节点。
可以参考一下菊花链的基本概念。