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一、概述) ]% y9 J+ u3 }
% z, b* Q& g; W* ? j
本设计的设计流程如图所示
( V$ u% I' ^ u- \
# {5 X; Z( ~: [) i( h: ]/ ^4 y1 主核创建messageQ(master)
- X% `1 c: A0 X: T' w! t
. S; _5 P$ _' E3 h2 发送起始标志信号至FPGA(nwrite)8 h) }0 B, X( A4 O5 Q
. {3 u- k2 E$ r$ [4 q, o
3 FPGA收到信号之后，通过SWRITE的方式向DSP写数据
+ `3 z- }! C9 N9 R
+ Z* H; K" U# D U8 w/ E) y" ~! {4 FPGA写完数据之后，发送doorbell，触发DSP doorbell中断0 q0 l/ p& w9 _8 B* f& I5 E) Z, Q
. a8 @* v/ N m/ [3 \$ L3 S5 在doorbell中断中释放信号量 开始进行数据处理7 P q- X5 q& }6 U% a# \8 m
% E$ V0 }5 b8 ?5 R6 DSP打开从核创建的messageQ(slave) 并将各自需要的数据通过messageQ发送给各个从核( N6 V( V' n0 l# y2 `# b3 ^
- i: g i8 @4 U7 从核接收主核发送来的messageQ(slave) 进行数据处理
4 c. e8 O; J; ?: [8 R
. r3 d1 R3 j/ g" N9 ~2 I8 处理完毕之后 发送messageQ(master)至主核
; N6 h9 S1 h+ P+ _ y9 e6 E; H2 V W
9 主核接收到从核发送的messageQ(slave)之后，通过SWRITE的方式发送数据至FPGA
! S1 f. m' T( C% x/ M u1 w4 \) f6 n t! L
9 R# e( a( n4 a+ ]
+ h6 N* |7 C! J& D! \
0 J! U4 A2 p* h! K- y/ n3 p% K0 C( d& ^ |
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发表于 2019-10-15 13:59
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