CLOCK是否有必要包地？

may

最近做一个案子遇到一个争执不下的总题：
就是CLK线是不是要包地，（也就是高速信号线）
! X4 K: o9 X8 i' P% F6 q7 n逻辑坚持要将所有线，每一根都包地，
EMC说不要，
1 _" e" y( G' r9 {最后是逻辑赢了，

: V$ L, s' N2 i- E' {但是我就是想问，倒底包地好不好？
; x* K5 j" @+ t这知道坛子里有好多做仿真等高手，
请问有没有考虑过这个问题？？

sleepyingcat

都是包地,做法不一样,效果可能就是相反的,包地做的不好,不如不包,除非是整体的铺地的铜皮,周边又必须打上规则的地过孔,其他的方式不推荐.

may

我们的做法是，将所以的CLK线还有成对的高速线都包，所有的哦，几十根，
% [4 \1 s+ G6 M4 w6 B/ R. h& t对，是会隔一间距打VIA，不过都是用7MIL线地线连
" n2 Q8 t" [/ \  g4 A% @我老大也不确定逻辑所要求的做法对不对
) N' O4 q6 c# y' x  j' Q所以让我代笔发贴子，问一问大家。

Allen

原帖由 may 于 2008-2-28 15:26 发表
我们的做法是，将所以的CLK线还有成对的高速线都包，所有的哦，几十根，
; _* j& ^. H, [: J对，是会隔一间距打VIA，不过都是用7MIL线地线连
我老大也不确定逻辑所要求的做法对不对
所以让我代笔发贴子，问一问大家。

' _) K) r. A& u! x这个问题以前讨论过了，对“包地”这两个字来说，重点不是“包”，而是“地”，没有可靠接地的“包”，等于不包，甚至会适得其反，所以如果你决定包地，一定要让它可靠接地。对于一般的时钟和高速线来说，只要你能保证足够的线间距，90% 以上的情况都是不需要包地处理的。

sleepyingcat

原帖由 may 于 2008-2-28 15:26 发表
( ?8 y/ S3 }% ?% ]$ s7 N我们的做法是，将所以的CLK线还有成对的高速线都包，所有的哦，几十根，
9 D% @  E. c/ I; d; {, Y对，是会隔一间距打VIA，不过都是用7MIL线地线连
我老大也不确定逻辑所要求的做法对不对
# T% l  i4 M' @* W/ J6 l2 r8 o; @所以让我代笔发贴子，问一问大家。

. k$ E( V+ a+ Q5 M* L  Q呵呵,那你就不要包了,为什么要求整体铺同呢?这是因为CLK线到地的距离是一定的,可以保证的,但是你走线的这个距离是不能保证的,这样就存在一个问题,信号对地的距离就会发生改变,后果....

mengzhuhao

原帖由 allen 于 2008-2-28 15:35 发表
& x  i7 n" k  K7 O) z6 i9 o. R3 e
9 |% {/ H; U& n1 I0 T这个问题以前讨论过了，对“包地”这两个字来说，重点不是“包”，而是“地”，没有可靠接地的“包”，等于不包，甚至会适得其反，所以如果你决定包地，一定要让它可靠接地。对于一般的时钟和高速线来说，只要你能 ...

说的有道理

wdckill

我一般CLK不包地,但于其它线保持3W规则,少打过孔

xhymsg

看你的clｋ最高频率是多少咯，一般超过５０ＭＨｚ的话最好包一下，打ＶＩＡ和下面的地平面连起来，这个主要是减少窜扰。

cmos

原帖由 may 于 2008-2-28 14:52 发表
最近做一个案子遇到一个争执不下的总题：
就是CLK线是不是要包地，（也就是高速信号线）
逻辑坚持要将所有线，每一根都包地，
& p/ S$ ~" w. m) [1 z7 O+ OEMC说不要，
. t" M7 Z9 Z' f最后是逻辑赢了，

1 Y1 F- X8 y& U3 N2 D但是我就是想问，倒底包地好不好？
: ?! A. b7 h2 g: o$ e- N这知道坛子里 ...

2 W' u# @0 \* O2 @1 V此类问题如果出现争执，一般听emc也不会听逻辑的，原因emc本来就是吃这口饭的，逻辑都是基于理想case,不懂为什么逻辑赢了。
+ ~& A6 h' |% s% u, e$ d4 h$ e其实包地+等间距过孔在layout上很难实现，尤其数量很多，板子很密的情况。尤其在从芯片出来管脚附近，包地线的via都很难打，搞不好还弄出天线来。
往往放大线间距在layout实现上更好。
* u& h! A: s: L: z8 I2 |1 Y其实这个案子的焦点不在哪个方案好，而在于layout能实现的程度，所以layout最有发言权，而emc工程师是偏后道的，比逻辑（偏前道的）更有发言权。

此类case可以仿真

amao

如果有参考的地平面，包地的效果对emc辐射改进甚少。没有参考的地平面时，要使包地的线环路最小就可以了。

ouxu

我觉得得看注重哪个问题了
5 H. O& K3 u8 S/ g7 b6 n3 h像我们较看重ＥＭＣ所以都要包，而且一定要走内层！最好有两个地层夹着（多层）
: y* b9 \0 G' i- K# ~, l呵呵，有无和我观点一样的啊．

howard2010

一般有完整地平面作为参考的，都没必要包地，
给它个3w规则，
' h# G/ s! N+ {# L) R( e$ h要是都包，
. K$ m+ T- G# q' r; ~7 |那板子上那么多10g 6.125g 3.125g 的线，不死掉了？

may

原帖由 cmos 于 2008-3-18 13:36 发表
; B/ g$ |9 m2 v" X, c' h8 }4 o
此类问题如果出现争执，一般听emc也不会听逻辑的，原因emc本来就是吃这口饭的，逻辑都是基于理想case,不懂为什么逻辑赢了。
/ k. H, i! N' v& h9 w4 ~& _! r其实包地+等间距过孔在layout上很难实现，尤其数量很多，板子很密的情况。尤其在从芯片 ...

( O, _) J: c$ t6 \9 q
& @1 }. r+ f( A& S/ v* f
; k& v  _" W9 e' W" _因为逻辑是一个老华为，在公司牛得很。

deargds

如果有完整参考平面就不需要包，只需遵循3W原则即可。

libsuo

对于CLOCK线的处理，主要有两个目的：1. 防止串扰，2. EMC
1 C9 L  k: r% x% U8 ?
) _  m  {2 S; s) f9 x对于第一个目的，处理方法有包地和3W原则之分，按照3W原则布线，对于相邻信号线的影响已经很小了，信号线上的串扰不会很明显。而如果使用包地，则要保证地线有良好的接地，意思就是每隔一段距离要通过过孔与地平面层进行连接，这样才能达到良好的隔离效果。当然，包地更浪费PCB空间。
4 v: h  V: M6 k. X第二个目的，因为CLOCK线会有比较大的空间辐射，所以一般最好将CLOCK线走带状线，通过上下地层耦合进行EMI控制，以避免带来严重的EMI问题。