CLOCK是否有必要包地？

忘顰

原帖由 libsuo 于 2008-5-3 10:06 发表
对于CLOCK线的处理，主要有两个目的：1. 防止串扰，2. EMC

对于第一个目的，处理方法有包地和3W原则之分，按照3W原则布线，对于相邻信号线的影响已经很小了，信号线上的串扰不会很明显。而如果使用包地，则要保证 ...

# q3 |5 w% y/ _1 C# `請問一下： 帶狀走線是什么樣的走線？是指平常的水平或者是垂直走線嗎？

libsuo

原帖由 忘顰 于 2008-5-7 15:01 发表
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, J+ T5 R) ~' s- {. R  ?* s請問一下： 帶狀走線是什么樣的走線？是指平常的水平或者是垂直走線嗎？

3 d4 O* R8 T. C" p' v. K
带状线是在PCB内层的布线，跟微带线相区分。
依靠上下平面层的屏蔽作用，可以起到很好的EMC效果

jasonlu

原帖由 libsuo 于 2008-5-3 10:06 发表
5 F* r$ Y" `! u0 t7 n# V# Y, m对于CLOCK线的处理，主要有两个目的：1. 防止串扰，2. EMC

对于第一个目的，处理方法有包地和3W原则之分，按照3W原则布线，对于相邻信号线的影响已经很小了，信号线上的串扰不会很明显。而如果使用包地，则要保证 ...

- j+ P1 ^8 Q  g* a我觉得还是要看下频率再来谈这个才有意义，高于20m的我们公司的emc 都强调要包地,有时间3w原则并不是什么事情都搞的定的10w的时候才能消除98%的辐射,所以还是尽量的包地处理好

libsuo

原帖由 jasonlu 于 2008-5-11 18:24 发表

我觉得还是要看下频率再来谈这个才有意义，高于20m的我们公司的emc 都强调要包地,有时间3w原则并不是什么事情都搞的定的10w的时候才能消除98%的辐射,所以还是尽量的包地处理好

( D, w1 w) Y6 u8 L9 }# A
, R( P" {# h9 F% y3 f1 J( Y" R看要求是不是很严格了，说实话，3W原则只能降低70%的串扰。
对于EMI要求非常严格的产品，使用包地与带状线走线是双保险措施，当然，前提是保护线要有良好的接地，这是我一直强调的。

zhangcaihong

没有3w规范啊，只有1h,2h,3h和5h规范。线与线之间的距离都是用h来规定的，从来没用过w来规定，h是信号层到参考面的距离。    线与线直接的串扰与h有着直接的关系，h越小，串扰越小。一般来说，5h是最安全的距离，这种距离下，窜扰可以忽略。特别是达到ghz的信号，如fsb,pcie,sata等，他们一般都要且有5h,至于ddr2,一般是2h，并不是是ddr2频率不高，主要是空间限制。pci信号1h就够了，当然，如果线与线的距离小于1h,w会对窜扰有影响，一般来说，线距要求大于线宽。
    使用薄的介质，信号品质会更好
. \: A% ]& Y) C9 a" J0 `, |    还有20h规范，那是对于一些在主板边缘的信号，要求信号据板边缘大于20h。而3w是指再绕线绕成ㄇ字形才会用到,
走线时的绕线距只用2w

libsuo

3W原则你需要参考EMC红宝书(电磁兼容和印刷电路板)里面讲的，在第七章信号完整性与串扰中有提到。你所说的不是通常意义上的3W原则。

. I  Y$ g; B* s0 b0 o- u  f. j* \这本书的电子版论坛里有，自己找找看。

sarryfu

原帖由 may 于 2008-4-16 22:50 发表
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' W1 ~; D0 @3 _  R+ ?, V% D
7 S$ h8 x; d. \& y  B
+ Q7 K- ~' `: Y. B$ M/ O- i4 [/ K# K因为逻辑是一个老华为，在公司牛得很。

3 ~8 A# q% \2 T5 w2 e

& b0 w- B- M6 e$ V没必要，大概估算一下即可满足大多数公司的产品要求
  L/ z4 S: E& N8 p1 `- [
也就是中兴华为之类的公司需要那么严格

firnco

对于CLOCK线的处理，主要有两个目的：1. 防止串扰，2. EMC
9 W$ s6 k5 {- {$ B/ KPCB论坛网站|PCB layout设计|高速PCB设计|SI|PI|EMC仿真设计PCB论坛网站|PCB layout设计|高速PCB设计|SI|PI|EMC仿真设计- _" n2 C+ w( R% K1 F
对于第一个目的，处理方法有包地和3W原则之分，按照3W原则布线，对于相邻信号线的影响已经很小了，信号线上的串扰不会很明显。而如果使用包地，则要保证地线有良好的接地，意思就是每隔一段距离要通过过孔与地平面层进行连接，这样才能达到良好的隔离效果。当然，包地更浪费PCB空间。PCB论坛网站|PCB layout设计|高速PCB设计|SI|PI|EMC仿真设计! ^( ^; b5 I1 H1 K) q) U
6 Y5 C, R( D1 A& K6 D" [- }2 B* g第二个目的，因为CLOCK线会有比较大的空间辐射，所以一般最好将CLOCK线走带状线，通过上下地层耦合进行EMI控制，以避免带来严重的EMI问题。

3 E/ s# l+ j; P. [/ c( L
非常赞同！

hwei117

哈哈，学习啦

jacksonwxm

我是做PC主板的，主板上100M包含以上的CLK多了，CPU CLK目前最高到了333MHz，还没有见过讲CLK包地的，
# C& l/ @) B1 A& C我们板子上唯一包地的地方是RGB三根线。
其实只要W:S控制的好，加上少打过孔，不走脏的地方，基本不会有什么问题了。

frankyon

但是多少线能这样做呢, 面积毕竟有限!
所以在设计的时候考虑最多的是包单一地线和空出间距到底哪个好!???

yun12

综合考虑  原则上讲 包地更好些 单一定要可靠接地

andy1107

对于CLOCK，我觉得还是要采取包地，这样就会给CLOCK一个很好的地平面，以保证CLOCK正常传输。也可以避免一些EMC问题的出现。

pcbdesigner

对于有参考地平面的可以不包，保持3W的space应该不会有什么问题，如果没有参考地平面，从信号回流上考虑，还是很有必要包地，高速时钟信号的回流路径会沿信号路径返回（因为高速信号以感抗为主）对它进行包地起到很好的信号回流作用。

skying

[b]包地只是方式，不是目的。真正目的是为了使地的回流路径最短化，以减小EMI辐射，个人认为在包地之前可以考虑多打地孔，与其它的讯号线保持较宽的SPACE