请教 关于数字信号延迟和逻辑门

cloudy19880824

各位好，
每当遇到一些拿不准的问题，就习惯性的发到这里和大家探讨一下：
我现在有一个脉宽只有2ns的脉冲，要把它反向，常规的非门输入到输出的延迟就有2.8ns以上，请问这种情况还能用非门给这个2ns的脉冲做反向吗？非门会把上升沿和下降沿都延迟2.8ns还是可能会探测不到这么窄的脉冲？非门的型号暂时定为SN74ALVC04。

江门彦祖

坐等高手解释

dqwuf2008

我觉得跟延迟没关系，会不会把2NS信号吃掉得看芯片处理信号频率的最大值

hefuzhang

楼主可以考虑考虑告诉运放，通过高速运放反向

超級狗

樓主這個疑慮是應該存在的。多年前一位同事用 74HC04 設計一個 66MHz 有源晶振電路，結果根本不會動作。
' g* y/ h9 p3 H. B
後來發現傳統 CMOS 邏輯閘的延遲時間約為 25ns，換算成頻率只到 40MHz，改成 74AHC04 就會動了。
; ]6 v# l* B+ ~# `. ]$ q+ T* O( C
8 ^0 R& i- z7 V
3 k4 t( T; C" U' I- N0 H! ]2 X' ~

超級狗

啊哈～
' y/ q' e5 b) K
1 a0 e8 ^5 {9 I7 m/ R% f* ?/ T" uECL 2-Input Differential XOR/NXOR Gate MC10EP08-D

( G, A/ B$ g) v# W6 s不過你的訊號源要怎麼搞成這樣咧～？？？


- p  E; O+ c# R4 r- B9 O
0 _* J) o  q. Z  {

超級狗

開卷有益
/ z) `5 G2 F2 P( A2 P
1 [4 [: s: Q/ ^

超級狗

ECL Logic Gate 有 Single-End 的啦！
9 i4 r! ^1 i& O; e
; I" ~# w. w: [2 Y

cloudy19880824

超級狗 发表于 2017-6-21 23:02
ECL Logic Gate 有 Single-End 的啦！

太感谢版主的支持了！我把板上留个选项试一下
; a9 q. c9 E) Y' h8 W

cloudy19880824

hefuzhang 发表于 2017-6-19 23:50
楼主可以考虑考虑告诉运放，通过高速运放反向

% y! L- D9 N# n  E& K嗯，是个办法，谢啦
8 W# Z6 z5 U0 Y8 A9 j% k

duzz

狗版主的狗粮，一撒一大把啊