在FPGA内手动做Delay

Wenghezhong

- D" q1 j$ H2 C" ]( d1. 确定要delay的信号是时钟信号还是数据信号。
如果是free running的时钟信号，频率在DCM操作范围之内，要记得使用DCM做Phase Shift。

1 t( Z  G3 a2 F2. 如果是V5，可以用ODELAY
9 P3 a2 R8 r8 L9 w
9 l3 \! l( @2 r' x  E5 [, v$ n3. 如果有一个快速的时钟，而要做一个大于一个时钟的delay，那么可以用shift register。SRL16可以将一个LUT当16个Shift register使。
4 J; t% R# S4 x: k0 U
4. 如果以上条件都不满足，就只好用LUT搭延时链了。
如果不要求动态改变延时长度，那么就多次使用这样的LUT：
: {1 N, V8 O& h# }+ L引用
  LUT4 delay( .I0(1'b1), .I1(1'b1), .I2(1'b1), .I3(clk_in), .O(delay1) );                                    
  defparam    delay.INIT = 16'hff00;              
; \8 s3 I- d. ^. I9 d6 g; P: g  // synthesis attribute INIT of delay is "ff00";   
1 P4 h7 d9 H2 f. H

1 ~3 X# i  d5 _1 D8 q, O, \引用
  LUT4_u0 : LUT4
  generic map (
     INIT => X"ff00")
, F% H. m% h/ f  port map (
     O => delay_out,   -- LUT general output
8 |' x5 ]6 C$ H( b; f     I0 => '0', -- LUT input
     I1 => '0', -- LUT input
3 v9 g% D8 u- {7 S1 ?( r! f     I2 => '0', -- LUT input
, L+ C) G2 y7 k0 k$ {, y     I3 => delay_in  -- LUT input
  );


. I- P! f' c! y4 V) o
如果要求能动态改变延时长度，可以用这个代码

fish1352

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