tDQSS和tDQSCK区别是什么？

kobeismygod

有谁知道tDQSS和tDQSCK两个参数的区别是什么？看时序图感觉差不多啊

超級狗

( p% j0 b( I& N( `/ F
/ k8 J+ @% F. Z/ Y% L/ Q2 X( q: `t_DQSS
  {0 n6 g/ g3 i2 J) \. Q3 m( `DQS, DQS# rising edge to CK, CK# rising edge

0 {+ v! Q9 m9 ^7 l6 v! pt_DQSCK
DQS, DQS# rising edge output access time from rising CK, CK#

% a  }4 t2 L( ~5 `  tData Strobe (DQS and DQS#)
Output with read data, input with write data. Edge-aligned with read data, centered in write data. DDR3 SDRAM supports differential data strobe only and does not support single-ended.
4 r% Z+ ]* N  A! b7 d0 m
) P& P0 Y2 a0 C. d* v4 `這是洋文兒，挺不好懂滴，尤其是對我這個「菜英文」。


, S8 \# ~" }; X9 Z

kobeismygod

超級狗 发表于 2016-3-9 16:26
  X# @/ v/ f1 Q# X% c2 JtDQSS
2 x" s% \' w- ~" d7 wDQS, DQS# rising edge to CK, CK# rising edge

& Y+ \! j% @& {謝大神赐教。
% f  `% v% U6 C; v* s  _' P

超級狗

( B$ x: T" N" C+ R9 @1 c2 w

kobeismygod 发表于 2016-3-9 18:30
謝大神赐教。

這樣你就懂了？
0 r9 m% C5 b& H6 j
& ^2 t" A+ }3 @* h
3 D3 m$ u2 ~& V* X

kobeismygod

是不是说TDQSS是write时候DQS和CLK的时序要求，TDQSCK是read的时候DQS和CLK的时序要求，因为DQS在读写过程中分别由controller和memory分别发出的，所以需要两个时序参数对它和CLK的关系进行约束？我没理解错吧

kobeismygod

kobeismygod 发表于 2016-3-10 09:32
1 K9 ^# V+ @9 m: w$ e是不是说TDQSS是write时候DQS和CLK的时序要求，TDQSCK是read的时候DQS和CLK的时序要求，因为DQS在读写过程 ...

( D# j+ [1 ]( E, Z- ]" X  c+ d呵呵，这只能算是你们知识海洋中的沧海一粟，危机意识太重了。
0 i- j+ Q' ]6 S" M( M+ S. l$ {

kobeismygod

kobeismygod 发表于 2016-3-10 13:38
呵呵，这只能算是你们知识海洋中的沧海一粟，危机意识太重了。

正好还有一处不明白，我看到TDQSS的范围是+/-0.25 Tck，而TDQSCK的范围是+/-xxx ps,这是为何？请大神指点
' x; v5 `# _* O0 l8 P/ d3 m

超級狗

kobeismygod 发表于 2016-3-10 18:05
正好还有一处不明白，我看到TDQSS的范围是+/-0.25 Tck，而TDQSCK的范围是+/-xxx ps,这是为何？请大神指点 ...

我不是做 DRAM 芯片設計的，但有一個合理的推測，大哥這麼聰明也可以再想一下。
7 a$ L8 O! Y2 J# S
一樣是從我貼的那幾句洋文兒做思考，然後我也給一個提示。

2 j) D  A3 O1 O/ q# b提示︰一個訊號從自己芯片產生發送出來，和從別人芯片發送過來，會有什麼差別？

kobeismygod

超級狗 发表于 2016-3-10 23:39
我不是做 DRAM 芯片設計的，但有一個合理的推測，大哥這麼聰明也可以再想一下。
$ @. h1 V0 F/ q* N2 D6 q+ G. B; ^
# D' K5 o' U3 t: c一樣是從我貼的那幾句 ...

难道是写的时候controller发出CLK和DQS之间的相位是可以自己控制的，而读的时候memory不能控制DQS与CLK的相位，所以只能用延时来约束？小弟实在愚钝，还请大神明示。

jj9981

都是大神

Head4psi

kobeismygod 发表于 2016-3-10 18:05
正好还有一处不明白，我看到TDQSS的范围是+/-0.25 Tck，而TDQSCK的范围是+/-xxx ps,这是为何？请大神指点 ...

不常在這個版塊，既然看到了，就說明一下。
% e! F. J! U, o' K
對 SDRAM 顆粒而言，在寫資料時 DQS 是由 Controller 送過來，當 DQ 的 Strobe，但對整個 Bus 而言，兩者都是對齊 CK 在運作，理想而言是希望 DQS 與 CK 的升沿是對齊的，但是這牽涉到 Write Leveling 的一些限制 (說明很複雜) ，所以 DQS 與 CK 可能不是對齊的，而 tDQSS 就是限制這個 "不對齊" 的容許最大最小值。由於顆粒有不同速度，而這個規格是 Clock base 的，所以它就以 +/- 0.xx CK 來規範。

而 tDQSCK 是讀的規格，讀時因為 DQS 是 SDRAM 控制輸出的，  tDQSCK 也是在限制說明 DQS 與 CK 的對齊狀況。此時 CK 還是 Controller 控制的，所以這個規格是在限制SDRAM 顆粒收到 CK 後送出 DQS 及 DQ 的時間差，這是 DRAM 顆粒內部的準備時間，所以可以用絕對時間表明。
- r4 \1 x0 s8 o( M- A+ K

kobeismygod

Head4psi 发表于 2016-4-1 06:52
- X) v) |3 W, Y6 D/ Q6 s不常在這個版塊，既然看到了，就說明一下。

+ k) ?1 h  F$ S) H$ m對 SDRAM 顆粒而言，在寫資料時 DQS 是由 Controller 送過 ...

& |% z; x% x- I1 k0 E1 C) Y谢回复，
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