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FPGA多余I/O引脚

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1#
发表于 2014-8-26 19:41 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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请问FPGA多余的I/O引脚引出需要注意什么问题?引出的引脚的线都得等长吗?

该用户从未签到

2#
发表于 2014-8-27 22:39 | 只看该作者
等长什么?你准备布线DDR2?DDR3?
2 n; j/ h0 r/ ~' y, U1 t; a" }6 W# T8 P! C
你查查资料,看看微带线传输延时公式和带状线传输延时公式,有的资料我也看过,他们实验过绕线也会增加延时比如蛇形走线等。* }, }$ w* h% Q9 P6 V) ~: H8 w1 l
6 E. q* H7 r* h$ W7 J
假设一个FPR4线路板 走线外层延时是150ps/inch,也就是150ps/25.4mm,约6ps/mm。* t2 W# F7 T3 l
1GHz的信号周期1ns=1000ps。* f8 j7 \2 Z) m3 G3 \0 N* r
2GHz的信号周期500ps。5 x- ^1 q9 Q; m9 P5 E
% p4 p$ A' e  L: N% M
你自己算算看差个5mm就有30ps延时差别,这个30ps在1000ps,500ps的周期信号里面分别占3%和6%。" ]+ _/ r3 d" L4 p4 M( s
那些要中心对称的还是IC内部调节的我就不知道了。
3 _! [. s' M' u3 ^( v) D
, H' w; p/ U$ E( p8 e9 U, e数据无非被时钟边沿触发入IC内部,你要满足建立保持时间,你往这些方面多想想。
. Y" L3 S% j- w  e
  v2 @8 U6 `, l' O; |
: O: ?% H& I- D7 p8 \  h9 G5 K8 u2 e9 p1 l  h

9 Q4 p8 _( x% ?$ N3 G( f# x

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3#
发表于 2014-8-28 09:23 | 只看该作者
不要影响现有逻辑就好了。如果你是打算做成开发板,那就做一部分特别接口,一部分简单引出来就好了。

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4#
发表于 2014-11-21 18:30 | 只看该作者
多余的也就备用下  不一定用的到 而且即使用到 也不一定做什么用呢  就先引出来打个孔在那吧

该用户从未签到

5#
发表于 2014-12-1 12:54 | 只看该作者
FPGA多余的普通IO口不用管,那些时钟,高速的IO口要上下拉处理。
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