fpga时钟问题

fangxiaoyan

正在学做cyclone 2、FPGA板，遇到一个50MHZ晶振送到2,4,5,7bank的问题，不知道怎么布线。
有说用4个晶振单独连到每个bank,有说讲一个晶振等长走到各bank即可，有说要考虑各模块是不是同步工作。.很疑惑呀{:soso_e134:}
6 O. B9 ~) N  N% l请问要根据什么来布时钟线？？

xiaoyunvsmm

fangxiaoyan 发表于 2013-3-20 09:27
2 \4 m6 Y& Y' A  a看不懂datasheet..pll那节看了，但是木有什么呀。
$ ^4 c# N$ u( k' Q7 d5 m刚才扫了一下楼主的pdf，与fpga相关的外部晶振是50mhz ...

他有4组时钟，两组为单端时钟，50MHZ，两组差分时钟125MHZ。因为都有驱动源，也就是时钟扇出IC，所以无需走等长。再说，这种时钟输入都无需时钟等长啊。

fangxiaoyan

xiaoyunvsmm 发表于 2013-3-20 08:07
3 Q( ?! j, ?& J! r* b一个外部振荡器就够了啊，你可以去参照一下Altera公司的Cyclone II开发板（以前我买过一款黑金的Cyclone  ...

, Y* p+ V' X0 T* v: b不知道这么理解对不对。。{:soso_e132:}

fangxiaoyan

xiaoyunvsmm 发表于 2013-3-20 08:07
一个外部振荡器就够了啊，你可以去参照一下Altera公司的Cyclone II开发板（以前我买过一款黑金的Cyclone  ...

看不懂datasheet..pll那节看了，但是木有什么呀。
' M' h7 q  N3 ^$ E刚才扫了一下楼主的pdf，与fpga相关的外部晶振是50mhz,分别连到右6a部分，顶8a部分。
与右相关的输出时钟是lpddr，顶则是sma.那么这样看就是不需要等长处理了。

xiaoyunvsmm

fangxiaoyan 发表于 2013-3-19 15:22
bank 2.bank4的晶振通过pll1,pll3,产生sdram0,sdram1的时钟，sdram均为32位 ，时钟都为143mhz，
bank5/7 ...

一个外部振荡器就够了啊，你可以去参照一下Altera公司的Cyclone II开发板（以前我买过一款黑金的Cyclone II开发板。EP2C8的，里面两个PLL，但人家只用了一个振荡器。）公司网址有其原理图。然后呢，就把Cyclone II的手册看理解，要不然容易出现小问题。本人就出现过~~~，要求不高的时候内部互联没什么影响。这里有一款CycloneIV的开发板原理图，你参照一下 C5E_DEV_KIT_B.pdf (1.42 MB, 下载次数: 77)

2013-3-20 08:07 上传

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fangxiaoyan

xiaoyunvsmm 发表于 2013-3-19 11:47
我觉得首先，你的设计目标是什么？为什么需要把50MHZ的送到各个bank呢，FPGA内部有时钟通路，可以在内部传输 ...

bank 2.bank4的晶振通过pll1,pll3,产生sdram0,sdram1的时钟，sdram均为32位 ，时钟都为143mhz，
5 M, C  V2 g  E5 s, s/ i2 \bank5/7的晶振 通过pll2/4，产生两个差分时钟输出。。

xiaoyunvsmm

我觉得首先，你的设计目标是什么？为什么需要把50MHZ的送到各个bank呢，FPGA内部有时钟通路，可以在内部传输到各个bank啊。我看过几款开发板，基本都只使用了1个振荡器。除非你内部需要的时钟频率很多，其内部PLL资源无法提供那么多的频率输出。才会加多个晶振。
按照你说的，要传输到5个bank，你最好需要等长设计（不等长也可，使用的时候分开选择时钟输入脚就可），线宽加宽。尽量少的过孔。
以上为个人意见，如有问题请指出~~~

eeicciee

应该加个时钟分配芯片吧、

fangxiaoyan

dsws 发表于 2013-3-19 11:02
用个时钟buffer，同步的话 布线等长一下即可。

楼主，怎么知道各模块是不是同步的？

dsws

用个时钟buffer，同步的话 布线等长一下即可。