★★★ 大家一起评审PCB ★★★

jimmy · 发表于 2012-6-8 14:38

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本帖最后由 jimmy 于 2016-8-19 23:01 编辑

近段时间，发现很多“童鞋”都将自己的设计作品或电脑里面珍藏的作品，

以及国外流传回来所谓的“牛人的作品”放在论坛上，然后请各路好汉发表意见和检查。

为了方便大家交流，特开此贴。

如果您对自己的作品精益求精，希望别人拍砖块；

或者您对自己的作品没有信心，希望别人吐唾沫；（古代丐帮传说，别人吐得越多就代表越爱你）

就将您的作品发上来吧。

注意事项:

（1）PCB格式必须是pads格式(最高接受pads9.5.1版本）。
（2）附件文件必须是已经100%布通率和没有短路的，没有最终完成的PCB文件不予检查。
（3）需提供：原理图+PCB 。可以设置密码，然后将作品发到我的个人邮箱：26005192@qq.com（个人评审后将进行删除）
（4）此活动纯属公益性质，由于个人时间有限，不能保证及时回复。
（5）检查结果仅供参考，不涉及追责。
（6）本贴只评审PCB，不回复任何软件操作/设计类的问题。（7）每个ID每个季度只限评审一款PCB

软件操作/设计类的问题可到这里交流：https://www.eda365.com/thread-70863-1-1.html

warmly · 发表于 2012-6-17 08:27

本帖最后由 warmly 于 2012-6-18 09:30 编辑

我是版主jimmy的徒弟，这是我对你的"新建文件夹"中1.pcb板子的评审！

wxl925026228 · 发表于 2014-2-18 15:10

20140218.rar (158.15 KB, 下载次数: 344) ，pads9.3画的

Larry_11844 · 发表于 2014-1-17 11:07

本帖最后由 Larry_11844 于 2014-1-17 11:08 编辑

amwjlje 发表于 2013-12-23 21:35, ?' n- c5 j) \2 B% |
文件之后上传了大家来看看找些错误吧

看了下，整体画的还算可以，下面是我个人的意见，有些问题，我只截了一个地方，其它地方还有很多

klend · 发表于 2013-11-4 13:41

本帖最后由 klend 于 2013-11-6 16:10 编辑

请哪个有空的帮忙评审下这个pcb好吗？

没有答复哦？？？

yijiancc · 发表于 2013-10-30 14:05

本人新手，以前一直画2层板。现在想学习下468层的。
找了个简单的排线来画四层板。因空间有限，三层有走线。
求各位指点下。
另外：请教下power怎么区分（5、3.3、1.8）；GND如何保持完整性？（AGND DGND GND怎么分区）

YUANHUI217 · 发表于 2012-8-22 15:19

本帖最后由 jimmy 于 2012-8-22 16:39 编辑

jimmy 发表于 2012-8-22 11:54

非常感谢jimmy大师这么快就回复我了{:soso_e113:} ，看了你的评审我有几个问题想问
1、您的第一个和第二个回复是不是有点茅盾？我是应该把REF模块放在中间还是靠近源端呢？
2、3W原则我也想满足但有时空间实在有限就只能妥协了。
3、你说的差分对走线没有按规则走线这里我知道，这是为了达到等长的要求才这样处理的，如果两条线完全等距就没法满足等长要求了。
4、另外我最想问的就是关于数据线、地址线、时钟线的等长关系，数据线是组内等长他和时钟线地址线没有等长关系吧？而地址线是走T型拓扑从结点到两颗内存的距离也是等长的，是这样吧？剩下就是时钟线了，我现在就是不确定他要和数据线等长还是地址线等长，还请jimmy帮我解惑。
5、至于平面层被过孔分割太厉害也挺头痛的，地方就这么大又少不了要打这么多孔，真不知如何是好呀，不过还好没有割断的地方应该问题不大吧？
以上疑问还请jimmy大师在有空的时候回复一下。谢谢！

jimmy回复：

1，ref电源模块放在两片DDR的中间，供电不会一头近，一头远。

2，3W必须满足

3，差分对必须满足差分走线规则

4，数据线自己等长。地址，控制和时钟等长，都走T形。数据与时钟线不用等长，长度不要超过1000mil就行。

5，参考平面必须要完整，并且DDR2的线不能跨电源分割。跨分割会引起信号完整性问题。

打孔的时候注意孔与孔之间的间距。

黑牛 · 发表于 2012-7-28 16:39

lwf19861111 发表于 2012-7-26 14:29 ' i) M$ g# N5 j" @
对于9根同层我想问一下是什么意思，因为我处理器是放top的，ddr是放bottom的，那走线必定会穿过层，能帮我 ...

9根同层是指你所谓的9根信号要走在同一层，不管你IC是放哪一层的，如果走BOT9根就全部走BOT，即使是穿过层，也要同组的一起穿，也就是9根一起穿

另外3W原则是只信号线的线与线的间距要达到3倍的线宽，从线的中心与中心，线边缘与边缘是2W

shmidly · 发表于 2017-5-19 18:38

YUANHUI217 发表于 2012-8-22 15:19
9 l! W& C( J# Y2 D/ O; I/ Y" m: C非常感谢jimmy大师这么快就回复我了{:soso_e113:} ，看了你的评审我有几个问题想问
* R9 m0 A0 E9 k Z. }; x3 @$ \1、您的第一个和第 ...

jimmy大师有个疑问，如果时钟和地址等长的话，那时钟线就得绕很长（因为地址线一般都比较长），时钟线一般有规定其最大长度！

emdoor168 · 发表于 2017-1-5 14:35

看后深有收获，多谢大神！！！！

小舞 · 发表于 2016-12-13 11:12

不错，学习了，谢谢

phw611 · 发表于 2016-11-21 10:58

好好看看的

liuyue · 发表于 2016-10-9 19:00

:):):):):):)

jimmy · 发表于 2016-8-19 23:00

a513247209 · 发表于 2016-6-28 22:07

yimiyangguang 发表于 2012-6-28 22:20
4 w0 y; {' f) q1 g我是版主jimmy的徒弟，这是我对你的"欢迎评审"中pcb板的评审！
2 _* y1 V' p1 b/ s3 w) ?* P9 T$ {5 @" R+ C
1 数字、模拟部分没有分开布局

好给力！

a513247209 · 发表于 2016-6-28 21:53

这个版块非常给力，

ZXCLH · 发表于 2016-6-11 20:27

学习一下，虽然不用PADS。。

flywinder · 发表于 2016-5-13 13:58

杨悦兮发表于 2016-4-30 10:49( @0 e) D" t3 x5 u1 I4 Y: F( E# B) w
JIMMY老师，帮我点评下这块板，双层的，转为的9.3ASC。是我们公司比较代表的板了，就是模具都开好了，但是 ...

画的很不错

杨悦兮 · 发表于 2016-4-30 11:32

发不了原理图，哎，因为有绿盾转了就锁定了。

杨悦兮 · 发表于 2016-4-30 10:49

JIMMY老师，帮我点评下这块板，双层的，转为的9.3ASC。是我们公司比较代表的板了，就是模具都开好了，但是根本放不下，有些自己很想主意按照规则来，但是技术不到家，请点评，谢谢。我自己也发现很多问题了，1：晶振电阻在另外一层，2：电源线根本看不出来主回路，3：像右上角通讯本来该地都包起来的，唉，4：铺铜我都是选择25的间距铺的，请问应该怎么铺？

flywinder · 发表于 2016-4-15 18:00

jimmy 发表于 2016-1-4 10:17

难怪看着那么眼熟，原来是我11年画的板

xianbing523 · 发表于 2016-4-6 15:08

bin159bin 发表于 2015-4-16 21:41# a. O3 O9 G0 }( d4 x1 q5 D
jimmy大师来看看这个板 CPU和DDR部分给评价一下

板子画的挺好看嘛。我是小白个人感觉应该没啥问题。我不是很明白为何DDR 都是走TOP 跟BOT层。如果要打过孔的话走POWER 层参考BOT 行不行。

cbcb2007 · 发表于 2016-4-4 01:13

谢谢大师的分享！

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