谁有仿真via的阻抗的经验！可以给些意见吗？

gavinhuang

  我用VIA-WIZRAD 建立了个差分的via孔，我想看他的阻抗，但是不知道怎么去看。用Z参数。portZ0和TDR去看感觉结果都不对。有没有仿真过via阻抗的朋友给点意见，非常感谢！
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没有viawizard的可以留下你的邮箱，我发给你（我不可以上传文件到这个网站，我好奇怪）。
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songcxi

yuxuan51 发表于 2012-8-28 10:51
& Y  }% O1 S+ a4 T$ c/ G- y. k上图或者上工程，不归一化的话端口阻抗肯定是和端口处那无穷小段的特性阻抗是一致的，你这种情况可能是走 ...

这个是当然的了，端口默认是单端阻抗是50ohm（对应差分100ohm），当传输线的差分阻抗是100或者接近100的时候，端口阻抗是不需要怎么去修改的，得出的sdd11 sdd21是正确的，但是当传输线的差分阻抗不是100，比如60ohm时，就必须要把端口的阻抗改成60ohm（无论波端口还是集总端口，先设置成差分对，然后再把差分阻抗改成60ohm）。端口是否和传输线匹配，这点可以从SDD11看出，没匹配的话SDD11会很大，只有在匹配的情况下，SDD11才是最小的，
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yuxuan51

gavinhuang 发表于 2012-8-28 10:27
" o& R/ l7 N: x" O( I我遇到了个问题，就是我在仿真差分线的 S（dd12）的时候，当我用polar算出来是100ohm的差分线的时候，他的 ...

上图或者上工程，不归一化的话端口阻抗肯定是和端口处那无穷小段的特性阻抗是一致的，你这种情况可能是走线中间阻抗不连续比较厉害造成的

gavinhuang

yuxuan51 发表于 2012-6-8 11:14
  f) q( }+ B, r# I4 X准确的说你提到的这个现象应该是由低频的回波损耗不准确导致的

# W# C6 u" o: B3 D4 K$ m+ i9 [8 V4 O6 U" c另外阻抗的慢慢上升是由于由于介质损耗 ...

3 p% R# L4 W# c3 H1 ^! P我遇到了个问题，就是我在仿真差分线的 S（dd12）的时候，当我用polar算出来是100ohm的差分线的时候，他的insertion loss 出来的是一条直线（斜着向下), 但是当我polar算出来的为75ohm的差分线的时候出来的S（dd12）得到的结果就是出现很多弯弯曲曲（趋势是斜着向下），我怀疑是不是port的阻抗与trace的阻抗不匹配。我将port不归一化他结果不变啊？
    请问下有什么方法可以设置让port的阻抗与差分线的阻抗一样啊？

gavinhuang

beyondoptic 发表于 2012-6-9 09:45
斑竹，你都帮忙给翻译过来啦。辛苦啦。
, n& T# N8 w; R+ w8 y$ `
现在得问题是以前我们做高速传输线建模都是使用Deembed的，不知 ...

/ f' T( r0 h4 N; k我遇到了个问题，就是我在仿真差分线的 S（dd12）的时候，当我用polar算出来是100ohm的差分线的时候，他的insertion loss 出来的是一条直线（斜着向下), 但是当我polar算出来的为75ohm的差分线的时候出来的S（dd12）得到的结果就是出现很多弯弯曲曲（趋势是斜着向下），我怀疑是不是port的阻抗与trace的阻抗不匹配。我将port不归一化他结果不变啊？
    请问下有什么方法可以设置让port的阻抗与差分线的阻抗一样啊？

beyondoptic

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yuxuan51 发表于 2012-6-8 16:21
; D9 U( b( `! `! f# q你那个TDR曲线是导体为PEC,介质没有损耗的条件下跑出来的么？

3D全波求解器对via，连接器，package， ...

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0 m2 k  m3 ]/ b' M3 p$ z上面的TDR是导体用PEC，材料损耗角为0的情况下跑出来的。
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3 x' z$ p1 |6 c/ I

8 ~4 `/ q$ }6 q% x8 ?3 k  E- e  l- V我们以前是用Hspice做传输线建模，但考虑到W element 在高频不准，在高频使用table model，但那个table model 是用Intel SISTAI
3 @- O- M3 O- i7 t( ?9 T跑出来的。过孔使用HFSS。现在没有Intel的工具了，传输线就用HFSS建模了。有时间在去研究哈Hspice的table model。

yuxuan51

beyondoptic 发表于 2012-6-9 09:45
斑竹，你都帮忙给翻译过来啦。辛苦啦。

现在得问题是以前我们做高速传输线建模都是使用Deembed的，不知 ...

' F; {6 h  ^7 I; s# s
/ \8 o! ?# Y  @, `8 K你那个TDR曲线是导体为PEC,介质没有损耗的条件下跑出来的么？
. I2 y8 Y) t$ }
3D全波求解器对via，连接器，package，这些非均匀结构的求解是比较有优势的。要是结构均匀的传输线，有完整的参考平面，那么可以用一些仿真软件自带的场求解器来求解（非3D全波场求解器），像ADS, designer，hspice这些等等，他们都有相应的传输线模型，得出来的结果还是蛮有可信度的，而且主要是时间上很快，从一些文章和资料来看大多数也是这么做的。有些还支持丰富的传输线建模参数，像铜箔粗糙度，介电常数的频率相关性等等。
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beyondoptic

yuxuan51 发表于 2012-6-7 21:16
看了下help里对去嵌的说明

斑竹，你都帮忙给翻译过来啦。辛苦啦。
& A# y0 z! x" B* ]
现在得问题是以前我们做高速传输线建模都是使用Deembed的，不知道这样有没有问题，像背板上万mil的要不用Deembed估计要跑好久。

beyondoptic

我自己手动画了单根4000mil长的走线，层叠随便设置的，现在看阻抗正常啦。。。。。

( l. Q* e/ I& F+ R1 Y  U# i$ W

yuxuan51

beyondoptic 发表于 2012-6-8 15:32
18楼S参数是有问题。重新贴S11参数：
由于我画了三对差分线，边上一对是differ1 中间一对是differ2，我看阻 ...

看了下help里对去嵌的说明


9 n0 \0 L. o+ ^+ d
里面提到长距离的去嵌使端口处计算出来的相位常数β造成衰退，放大了低于仿真本底噪声的S参数值，从而影响整个S矩阵，可能是这个S参数的改变而引起的TDR的变化吧。这个没啥好办法，软件算法的局限性，所以建议去嵌不适合太长，从網際星空_電子站前辈文章来看建议去嵌的长度不超过波长的1/30。以后用去嵌时注意下去嵌的长度，尽量在一个端口做去嵌处理，自己明白有这么一回事就行了。

yuxuan51

beyondoptic 发表于 2012-6-8 15:32
18楼S参数是有问题。重新贴S11参数：
( \' d8 _+ M- l- R- s由于我画了三对差分线，边上一对是differ1 中间一对是differ2，我看阻 ...

2 q* w5 n! i6 m; |9 j5 x6 s9 h: W
: B' L  p; c/ k7 d) g% a是去嵌造成的问题，我还需要再确认下

beyondoptic

18楼S参数是有问题。重新贴S11参数：
6 F, f# U% b2 h# x, |( I; V由于我画了三对差分线，边上一对是differ1 中间一对是differ2，我看阻抗看的是Differ2的，就是中间一对的。

yuxuan51

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beyondoptic 发表于 2012-6-8 14:45
0 N) M5 \( Q& U; T全部去掉deembad，TDR曲线如下图：
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5 f* K6 K( B/ e: B6 S这样可以认为传输线的阻抗为TDR曲线最低点么？

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2 S9 o, L0 w/ f* U0 Y# I感觉是去嵌那边算的有点问题。

peijing

这个帖子和我遇到的问题和疑惑完全相同~~

beyondoptic

全部去掉deembad，TDR曲线如下图：
9 O2 t# L! h0 P" P' @
# P! u2 g2 H# ~- k- u0 I# Y这样可以认为传输线的阻抗为TDR曲线最低点么？
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' D# H' @9 H* |' N4 V# m这样就有一个新的疑惑Deembad出来的线和我画的线为什么不同？