ddr3 仿真读取出错

dyunasing

各位好，
+ B1 R5 v6 C. e+ S7 k4 p  H; T- W最近在重跑人家的一个ddr3的仿真项目，
[color=var(--lwc-brandTextLink,rgb(0, 138, 166))]https://github.com/ciaa/Hardware/tree/master/PCB/ACC/CIAA_ACC/doc/simulaciones
* |2 |* o+ Z/ a. G: N# R
结果基本他们跑的一致，只是有个数据读取的篇章，整篇都是Bad Signal的错误，如下图，

- O: I) k) U" k( r2 K( ^% r0 p发现仿真的发送端和收取端是同个管脚，请问这是合理的吗？是不是因为这样才导致出错？

谢谢。

小秦

dyunasing

hzp_bbs 发表于 2022-10-24 13:57
3 _, c* x8 [  y5 r这个不合理的。

谢谢回复。请问大概在哪里可以更改相关设置让它不会报错吗？走了两遍wizard,没发现什么可疑的地方。
; S$ |; Y" i- r1 X4 x9 |7 G内附.ddr文件。谢谢。

hzp_bbs

这个不合理的。