ddr3 仿真读取出错

dyunasing

各位好，
4 H2 A. h  W* o: J: i& b最近在重跑人家的一个ddr3的仿真项目，
[color=var(--lwc-brandTextLink,rgb(0, 138, 166))]https://github.com/ciaa/Hardware/tree/master/PCB/ACC/CIAA_ACC/doc/simulaciones
5 E& M9 t$ T: x* \. ?! Y! h
结果基本他们跑的一致，只是有个数据读取的篇章，整篇都是Bad Signal的错误，如下图，

& h( _% o( Q. d8 ?% G- `发现仿真的发送端和收取端是同个管脚，请问这是合理的吗？是不是因为这样才导致出错？
$ y; g" R8 i; c* o6 A7 V! z7 B  Q1 ^
3 ^- x& A8 }. ~! W$ K% l% l谢谢。

1 M% F- g) I6 R  _: {& |! R小秦

hzp_bbs

这个不合理的。

dyunasing

hzp_bbs 发表于 2022-10-24 13:57
这个不合理的。

4 ~9 L0 n: f- r0 c8 c" o  P- L% \谢谢回复。请问大概在哪里可以更改相关设置让它不会报错吗？走了两遍wizard,没发现什么可疑的地方。
. I0 [5 p6 _! F) c内附.ddr文件。谢谢。