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[HyperLynx] ddr3 仿真读取出错

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1#
发表于 2022-10-24 10:40 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
各位好,
1 o; F' ?9 H7 O" T2 C+ h0 l最近在重跑人家的一个ddr3的仿真项目,
( W5 K* Q% a( R4 |[color=var(--lwc-brandTextLink,rgb(0, 138, 166))]https://github.com/ciaa/Hardware/tree/master/PCB/ACC/CIAA_ACC/doc/simulaciones
' m$ B3 B) s( `# x$ ]2 ?7 v5 n" |0 H( u6 R
结果基本他们跑的一致,只是有个数据读取的篇章,整篇都是Bad Signal的错误,如下图,
1 |* O1 Q# G6 g/ h, ?3 o
( O' p  Q- g. x6 T' e7 b# i. X发现仿真的发送端和收取端是同个管脚,请问这是合理的吗?是不是因为这样才导致出错?& M% Y1 ^. u7 a. {
& _  O2 R; ~/ i
谢谢。
. i8 h, F8 D6 r- ]4 b5 {
8 k9 |; ~6 @% h, C; r小秦
5 ~7 `) o% x$ N: M

renditionDownload.jpg (20.13 KB, 下载次数: 2)

renditionDownload.jpg

该用户从未签到

2#
发表于 2022-10-24 13:57 | 只看该作者
这个不合理的。
! {: f7 x6 ]4 y2 }

点评

谢谢回复。请问大概在哪里可以更改相关设置让它不会报错吗?走了两遍wizard,没发现什么可疑的地方。 内附.ddr文件。谢谢。  详情 回复 发表于 2022-10-24 15:35

该用户从未签到

3#
 楼主| 发表于 2022-10-24 15:35 | 只看该作者
hzp_bbs 发表于 2022-10-24 13:570 v, G/ K$ G. ~( n: b, M/ ~7 e
这个不合理的。
/ r2 }& z5 E0 Z/ s1 L0 j
谢谢回复。请问大概在哪里可以更改相关设置让它不会报错吗?走了两遍wizard,没发现什么可疑的地方。2 @3 Y( J, X3 P
内附.ddr文件。谢谢。
! c" O' f$ M& T0 l8 I% p

ciaa_acc.ddr.pdf

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