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[HyperLynx] ddr3 仿真读取出错

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1#
发表于 2022-10-24 10:40 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
各位好,
! c% o, m- ~4 ?  \% y/ U最近在重跑人家的一个ddr3的仿真项目,
; _& y" u/ a- J2 E: M[color=var(--lwc-brandTextLink,rgb(0, 138, 166))]https://github.com/ciaa/Hardware/tree/master/PCB/ACC/CIAA_ACC/doc/simulaciones% B. F1 S. x, h1 b+ ?

6 v$ Q1 q/ i" Y( r, U8 Z. d! k9 ?结果基本他们跑的一致,只是有个数据读取的篇章,整篇都是Bad Signal的错误,如下图,/ G* K4 r1 l+ |, K. k2 @  j! A: ]- i
6 B) V% Q! T* r/ e# U1 R
发现仿真的发送端和收取端是同个管脚,请问这是合理的吗?是不是因为这样才导致出错?
& O- l5 B. Z2 B1 s6 }) H8 L/ V3 L% D
/ s4 a4 O7 l9 A- \3 r) o3 k, u谢谢。
+ C8 r7 f* z, C8 @
; C3 N. B( A. J! h4 l( l小秦
* O4 {# w, @' B  Y+ @8 f

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2#
发表于 2022-10-24 13:57 | 只看该作者
这个不合理的。/ ?/ c6 Q1 ~4 W+ c5 }

点评

谢谢回复。请问大概在哪里可以更改相关设置让它不会报错吗?走了两遍wizard,没发现什么可疑的地方。 内附.ddr文件。谢谢。  详情 回复 发表于 2022-10-24 15:35

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3#
 楼主| 发表于 2022-10-24 15:35 | 只看该作者
hzp_bbs 发表于 2022-10-24 13:57* ]9 C3 F" W# Q7 H
这个不合理的。

- W+ T$ X$ x: E谢谢回复。请问大概在哪里可以更改相关设置让它不会报错吗?走了两遍wizard,没发现什么可疑的地方。
5 I* _8 H- D" T( a内附.ddr文件。谢谢。6 u. b( c9 ^3 x% w2 \# t* N

ciaa_acc.ddr.pdf

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