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各位好,
1 o; F' ?9 H7 O" T2 C+ h0 l最近在重跑人家的一个ddr3的仿真项目,
( W5 K* Q% a( R4 |[color=var(--lwc-brandTextLink,rgb(0, 138, 166))]https://github.com/ciaa/Hardware/tree/master/PCB/ACC/CIAA_ACC/doc/simulaciones
' m$ B3 B) s( `# x$ ]2 ?7 v5 n" |0 H( u6 R
结果基本他们跑的一致,只是有个数据读取的篇章,整篇都是Bad Signal的错误,如下图,
1 |* O1 Q# G6 g/ h, ?3 o![]()
( O' p Q- g. x6 T' e7 b# i. X发现仿真的发送端和收取端是同个管脚,请问这是合理的吗?是不是因为这样才导致出错?& M% Y1 ^. u7 a. {
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谢谢。
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8 k9 |; ~6 @% h, C; r小秦
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