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各位好，
- j C5 m+ L& D. w7 x+ @' H最近在重跑人家的一个ddr3的仿真项目，" I Q2 l$ U# u- i+ o* I
[color=var(--lwc-brandTextLink,rgb(0, 138, 166))]https://github.com/ciaa/Hardware/tree/master/PCB/ACC/CIAA_ACC/doc/simulaciones6 e" z% C3 \+ Y7 b0 G3 o8 |* ~
6 Z1 {3 f5 G$ Q, w/ n+ X: X
结果基本他们跑的一致，只是有个数据读取的篇章，整篇都是Bad Signal的错误，如下图，
! W$ h3 `. h5 x![]() . n% n2 s P1 S- ~
发现仿真的发送端和收取端是同个管脚，请问这是合理的吗？是不是因为这样才导致出错？
4 `2 y: F5 u B, \/ Z2 @9 M" f/ o2 M) b X& e U9 ]* Z$ |
谢谢。! Q+ _- v. {" ^# N" T+ b
, j2 {- v2 @* c8 f% \
小秦3 I+ C) ]. N/ D$ r
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发表于 2022-10-24 10:40
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