ddr3 仿真读取出错

dyunasing

各位好，
1 o; F' ?9 H7 O" T2 C+ h0 l最近在重跑人家的一个ddr3的仿真项目，
( W5 K* Q% a( R4 |[color=var(--lwc-brandTextLink,rgb(0, 138, 166))]https://github.com/ciaa/Hardware/tree/master/PCB/ACC/CIAA_ACC/doc/simulaciones
' m$ B3 B) s( `# x$ ]2 ?
结果基本他们跑的一致，只是有个数据读取的篇章，整篇都是Bad Signal的错误，如下图，
1 |* O1 Q# G6 g/ h, ?3 o
( O' p  Q- g. x6 T' e7 b# i. X发现仿真的发送端和收取端是同个管脚，请问这是合理的吗？是不是因为这样才导致出错？

谢谢。
. i8 h, F8 D6 r- ]4 b5 {
8 k9 |; ~6 @% h, C; r小秦
5 ~7 `) o% x$ N: M

hzp_bbs

这个不合理的。
! {: f7 x6 ]4 y2 }

dyunasing

hzp_bbs 发表于 2022-10-24 13:57
这个不合理的。

谢谢回复。请问大概在哪里可以更改相关设置让它不会报错吗？走了两遍wizard,没发现什么可疑的地方。
内附.ddr文件。谢谢。
! c" O' f$ M& T0 l8 I% p