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各位好,
! c% o, m- ~4 ? \% y/ U最近在重跑人家的一个ddr3的仿真项目,
; _& y" u/ a- J2 E: M[color=var(--lwc-brandTextLink,rgb(0, 138, 166))]https://github.com/ciaa/Hardware/tree/master/PCB/ACC/CIAA_ACC/doc/simulaciones% B. F1 S. x, h1 b+ ?
6 v$ Q1 q/ i" Y( r, U8 Z. d! k9 ?结果基本他们跑的一致,只是有个数据读取的篇章,整篇都是Bad Signal的错误,如下图,/ G* K4 r1 l+ |, K. k2 @ j! A: ]- i
6 B) V% Q! T* r/ e# U1 R
发现仿真的发送端和收取端是同个管脚,请问这是合理的吗?是不是因为这样才导致出错?
& O- l5 B. Z2 B1 s6 }) H8 L/ V3 L% D
/ s4 a4 O7 l9 A- \3 r) o3 k, u谢谢。
+ C8 r7 f* z, C8 @
; C3 N. B( A. J! h4 l( l小秦
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