ddr3 仿真读取出错

dyunasing

各位好，
: h1 P5 u  c3 }* t最近在重跑人家的一个ddr3的仿真项目，
$ v; o. Y6 p& g4 ?8 x6 A, j[color=var(--lwc-brandTextLink,rgb(0, 138, 166))]https://github.com/ciaa/Hardware/tree/master/PCB/ACC/CIAA_ACC/doc/simulaciones

结果基本他们跑的一致，只是有个数据读取的篇章，整篇都是Bad Signal的错误，如下图，
& w. g3 h8 W/ Y
9 l  @: e# ]# i* }  d发现仿真的发送端和收取端是同个管脚，请问这是合理的吗？是不是因为这样才导致出错？

4 Q4 Y8 f' m/ C+ h1 l. X9 Q3 x) g谢谢。
4 }7 a6 y7 ]7 \1 d
5 l4 b, r8 O! G& T小秦

hzp_bbs

这个不合理的。

dyunasing

hzp_bbs 发表于 2022-10-24 13:57
这个不合理的。

8 e' q" B% G- e# a# F/ I谢谢回复。请问大概在哪里可以更改相关设置让它不会报错吗？走了两遍wizard,没发现什么可疑的地方。
内附.ddr文件。谢谢。
3 y8 V$ E( z! s) T+ l