ddr3 仿真读取出错

dyunasing

各位好，
, O! N* s) M) D, M8 H5 O/ S0 C最近在重跑人家的一个ddr3的仿真项目，
[color=var(--lwc-brandTextLink,rgb(0, 138, 166))]https://github.com/ciaa/Hardware/tree/master/PCB/ACC/CIAA_ACC/doc/simulaciones

% Y" q2 Z$ O" r4 g' P# w结果基本他们跑的一致，只是有个数据读取的篇章，整篇都是Bad Signal的错误，如下图，
2 W8 T! ~/ w+ o- S
发现仿真的发送端和收取端是同个管脚，请问这是合理的吗？是不是因为这样才导致出错？
  X* z; j5 M0 T! v' X' [3 W0 P
谢谢。

小秦

hzp_bbs

这个不合理的。

dyunasing

hzp_bbs 发表于 2022-10-24 13:57
这个不合理的。

谢谢回复。请问大概在哪里可以更改相关设置让它不会报错吗？走了两遍wizard,没发现什么可疑的地方。
5 V4 p" d' Y$ p% L7 A& H内附.ddr文件。谢谢。