走的DDR2的一个模块，大家帮忙看看，走线规则和方案可不可行！欢迎拍砖！！

ai小叶

      根据走线规则，和一些前辈的例子指导，自己画的一块DDR2和主芯片的走线，一些细节上处理的不好，没有扇出，只是很粗糙的打的孔走的额线！有很多疑问，希望和走过的和在接触DDR的朋友探讨:
细节上：
! ?: c+ T1 u( f; ]$ q" S1.我把所有的DQ线都走在了顶层，没有严格的分成两组，长度匹配上也不是严格根据DQS等长的，只是这一组线的误差+/-20,范围是1300~1340mil，让我困惑的是，数据线几乎都要进行时序的调整；
$ b  ?( b$ t3 A; L0 N! v2 T2.为了保证始终线的质量，我把命令和控制走在了顶层，所有的地址线走在底层了
3.始终的长度是1600mil,但是因为有几根绕的很长，这一组的长度范围是1400~1800mil，在时钟的+/-200mil，但是有几根绕的很长，有两根接近400mil，是不是可以换到底层？
4.clk要与周围的线有20mil的间距，是在网路中进行设置吗？
# U; z& N/ ?) U' X8 h5.VREF，我走在顶层的最外侧，是因为这根要走跟粗线；
+ F( |) m7 A8 B2 D: f1 u! z/ [. K方向上：
# v1 j4 m- A* F5 K* F2 f% D还有两点疑问：
1.DDR3可以也采用这样的方案走吗？
2.电容和电阻没有放上，电源地的处理上，有什么好的建议吗？
0 q9 j( h) `& n8 A3.感觉蛇形走线，走的不好看！
$ H3 T8 B+ E6 H0 m' G& F) Z% ^
1 Z  ]; D* K2 c5 o

rose_333

走得很漂亮，放成45度，我猜是为了好走等长线吧。只要等长就好，电容要就近好。最好分组，同一组放在同一层。多看看别人走的就好了。

ai小叶

songyx 发表于 2012-1-13 09:53

等长的和规整，很漂亮

ai小叶

wangcjishu 发表于 2012-1-13 09:34
/ l: z5 K9 S" _1 A% d% ?为什么DDR要斜45度布局？有什么特殊要求吗？

因为DDR的所有引脚的定义，都在那个角上，所有我觉得是不是把DDR摆成45度更好走一些！主观想法

songyx

songyx

个人见解：
1.ddr3和ddr2在本质上区别不大，或者说对于layout来说区别不大，主要是在等长的精度上更加严格
2.电源、地管脚就近打孔，内层用平面，尽量让ddr不相关电源远离ddr区域
3.等长的问题就见仁见智了，每个人审美不同，主要是加大gap减小高度避免串扰
仅供参考

wangcjishu

为什么DDR要斜45度布局？有什么特殊要求吗？

ai小叶

恳请前辈们指教！！！！！！！！！！！