TA的每日心情 | 擦汗
2020-1-14 15:59 |
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问一个CYCLONE III时钟输出驱动DA芯片的问题
, O# ]3 G( j& |1 X+ m& Z. H! U3 L! R3 Z! \
! E' W: d) L6 \4 ^8 O
0 a# e6 J6 ~+ C想用CYCLONE III产生一个100Mhz的时钟信号给一款12BIT的DA芯片" _- Y' V# u2 U5 X& U5 M& [
- z# V5 x3 g- a9 P9 ^使用CYCLONE III内部的PLL CLK时钟专用管脚输出是否可以输出比较稳定频率的时钟？
0 Q0 |2 `0 C( g2 \8 k. F$ E( v
# u8 O$ x$ H, U! n; ~
+ f* k- t8 ~" d" w9 E' |1 k8 @; M8 x( @9 m4 ^! y( f% i) ~
由于驱动DA芯片的接口包括时钟管脚、12位数据管脚于几个控制管脚; M& [7 [; N" T
$ S/ }8 ?. W. J* p) {& X7 O
d9 l. U* c5 k- p5 l T7 _: M% L4 H
7 E+ q/ m( i o& Q+ ^3 I$ H
这个方面之前没接触过，那位有经验的朋友可以说说大致如何做比较好？
- d5 `6 u# J3 O4 R. u2 T4 c9 y4 F2 R' _% w% j, q( |8 A
) f" ^2 C' K% A d& n
- X( m ^9 |6 e+ ^: [) R! }7 H) Z5 s, c
在使用PLL CLK专用时钟输出管脚是不是使用P级，有哪些注意事项么？& G9 F6 z% o+ \0 p
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发表于 2011-11-9 09:51
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