关于dsp和fpga的SDRAM布线问题

pyj0314

DSP通过外接2个SDRAM构成32bit数据线，同时将FPGA作为外设连接在EMIF上，还有FLASH，UART，
为了减轻负载，将FLASH和UART通过245缓冲隔离。
目前使用菊花链拓扑，SDRAM为最后一个节点，只在靠近DSP端串接匹配电阻，
; i1 s* M* m- E0 i' J9 k: ^4 w现在数据线仿真DSP作为驱动时过冲和下冲还可以，时序也可以，
* X% q" z5 ?1 e+ k! B5 u6 _但在SDRAM作为驱动时，有严重的过冲，+5V~-1v，如果在SDRAM端也加匹配电阻，一是空间不够，二是时序也不满足了，
我想知道这样的过冲有没有问题，我的拓扑结构是不是应该这样？
. o% D& t" q2 v3 x7 Q1 p5 \: z
4 j+ K5 Q5 Y# B8 @6 B. c由于FPGA器件比较大，现在DSP到SDRAM最长的线长有3000多mil，且想工作在133MHz，可以实现么？

) ^% H; m2 _! F3 b% l6 a: V& B各位大侠有做过这样的设计，SDRAM都可以工作在多大频率上，是什么拓扑啊，
, T$ J2 F+ U( r) p* ?布线经验还望各位指教啊

pyj0314

没有人回啊

zxli36

我以前画过一个板子, SDRAM是CPU后边第一个节点的. 你试试,仿真下看看波形.
, w+ b$ u( q6 O. V4 g