高速串口PCB走线长度判定

RickGao

像PCIE/SATA/USB这种高速串行接口，在设计PCB的时候，我们怎么去判断走线长度是否有风险？
1 [8 y8 f  Q, s3 z协议规范里面可以找到回损指标，但是这个指标是表示阻抗（频域）连续性的，插损才会设计线长，而协议规范里好像没有提到插损指标，可能是我没找到？
我的理解是，即使通过仿真，没有具体插损指标，应该也没办法直接判定走线长度是否安全。

希望大佬们释疑！

超級狗

批西哀醫五點零（PCIe 5.0）、批西哀醫六點零（PCIe 6.0）Signal Budget

9 Q8 h9 B. N: V7 ?

超級狗

9 r( g3 V5 R. A; f7 e! ^PCI Express® 5.0 Architecture Channel Insertion Loss Budget | PCI-SIG

, K/ S8 j! L( F! n2 F- Z, u4 e

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仅做记录，如图

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谢谢分享

RickGao

RickGao 发表于 2020-10-27 19:50
6 R+ v! i( k" `9 G. Y9 Z7 u我的思路是去规范里面找插损值，然后根据单位线损去估算PCB上最大线长，但是规范里面找不到插损指标，网上 ...

4 A/ p8 u' [1 Q0 k7 y  o我可否理解为，需要仿真眼图来判断？
& H7 ^' C3 j2 U. l; d延迟，上升/下降时间会影响误码率和信号带宽，对吧？但是要想了解信号经过PCB传输后的延迟，上升时间/下降时间的变化，应该还是要通过仿真才能看到。
我找插损指标的目的，是想在不仿真的基础上可以大概判断PCB上走线长度是否安全，所以我需要根据信号的规范，比如PCIE GEN1/2/3的插损指标来对应PCB可以走多长线。

RickGao

RickGao 发表于 2020-10-27 19:50
" \" s' W8 A9 D4 C+ X/ E1 s我的思路是去规范里面找插损值，然后根据单位线损去估算PCB上最大线长，但是规范里面找不到插损指标，网上 ...

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0 \! r4 _: i9 \5 k* f4 T1 S# d% G9 {+ }

RickGao

我的思路是去规范里面找插损值，然后根据单位线损去估算PCB上最大线长，但是规范里面找不到插损指标，网上也找不到，是不是我的思路错了？有没有新的思路分享一下？

startostar

RickGao 发表于 2020-10-26 09:25
! j2 I- t5 \, G3 w我的理解是，一般射频信号会去考虑走线长度和波长的关系，高速信号一般都是参考指标的？
你这个关系对应 ...

可以参考高速信号信号完整性相关理论，主要考虑电压信号反射

RickGao

startostar 发表于 2020-10-26 09:22
关系到走线长度：长度

我的理解是，一般射频信号会去考虑走线长度和波长的关系，高速信号一般都是参考指标的？
你这个关系对应的依据是什么呢？
/ `% h% t( N6 z

RickGao

tend 发表于 2020-10-26 09:12
还是有办法判断的

7 v6 C/ ?. B8 b* v% V2 c4 |那你怎么判断呢？可否分享一下？
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startostar

关系到走线长度：长度<1/4波长

tend

还是有办法判断的