谁能看一下这个端接该怎么匹配？

cuizehan

& W! \, ?. B, c. }这是仿真的电路图，上半部分是内存条数据线的拓扑结构。其中U19和U24带有120欧的On-Die Termination。
按这个图仿真，频率为400MHz，结果如下

可见信号质量还是蛮好的。
3 ?# ]7 ^- K+ M如果把TL16和TL14连起来，相当于分了一支到FPGA，仿真结果如下，
: ~% a6 Y2 x2 z
FPGA端的信号（绿色）有两个特别明显的欠冲，谁知道这个是哪地方端接没做好，该怎么匹配？

伪君子

请问"at the die"中这个"die"是什么意思啊?

cuizehan

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这个有的

cuizehan

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主要是为了验证端接方案的可行性，实际中应该是at the die吧，至少xilinx的人是这样回复的。
% U  k# F# W* j  n; r9 N& u2 @2 }# F

ychhj

晕，你们都没有设置传输线的类型，这样仿真出来的东东，会可靠吗？还有板厚，介质的介电常数，叠层结构...

cuizehan

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7 n# O  z  T5 t' m
嗨，你好。
# ]& }) W  i) V* g5 Y8 ~我找到仿真结果不一样的原因了，hyperlynx仿真时要选是at the die 还是at the pin，以前都是at the pin，所以信号不好，换成at the die之后就可以了。
多谢这一段时间的关注！

numbdemon

SQ，是的

cuizehan

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你用的什么软件？SQ吗？刚好我的hyperlynx莫名其妙的用不了了，怎么破解都不行了，换个软件试试。
- @# C: {' i) p% e: F

numbdemon

怪了，同样的拓扑，你看看我这边的波形呢

liqiangln

主要是仿真的细节大家注意一下，根据楼主图的话，R12和U26之间应该加一段传输线参数，这样电阻是在整个链路的末尾，而U26是倒数第二个节点。
# Y, c5 J$ A! W; p! G, A' b可以参考一下菊花链的基本概念。

cuizehan

1 x( h2 R% r7 Y; D2 f4 d
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打开FPGA的DCI

8 a* n2 S  d- g% y


串接15ohm电阻
" D9 ]) _& o! i4 h0 K
' n- K6 }" x, q+ H1 d; W" j
/ h/ t4 _, J9 C6 l
不开DCI，60ohm端接，串接15ohm


5 r: n: E3 O2 q, k+ _' ?6 d, F( y
上面是我仿真的结果，最后一个算还行吗？可是还是有两个欠冲，而且上升下降时间都比较慢。

不知道你说的点对点连起来信号还可以是指哪一种？
! x0 r: w) L2 u4 W2 ?& L

numbdemon

不会吧，点对点直接连在FPGA上的话，信号还可以的啊

cuizehan

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! M2 M2 F5 ?0 ^. U$ o' a$ \/ O单负载是不是就是指，输入信号只给DRAM和FPGA其中的一个？
如果只提供给DRAM的话，信号很好。
如果只提供给FPGA的话，结果还是不好，有两个欠冲。

numbdemon

单负载应该没问题。
" R, G8 Q$ n' ]# `9 |目前的拓扑对于FPGA端的信号还是很有制约的，要不你试试看菊花链结构，或许会好一些咯
* t) [$ u5 m: `- S: U- c

cuizehan

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% R5 Q. r0 ?) I0 E  L
  Z7 V- a1 H% x3 U  Z# H; ~多谢啊！
- r9 [, w8 e# E. h2 r9 `4 `* ~* k我就很纳闷了，xilinx出了这个fpga，据说是可以支持最高533MHz的频率，而且还有实际的开发板，为啥仿真出来结果咋就不行呢？
2 E! _/ ^# e% K2 s  g% E# k  n

numbdemon

FPGA输入引脚的寄生电容过大，对于这个上升速率的DDR信号来说，很难改善的。要么就要降低器件的速率，比如降低电压什么的。
& o# c" ]- o9 U$ U但是通过仿真来看还可以容忍(用SQ仿真，参数尽量理想化)，至少200MHz的时钟能凑合。