SiP面临的封装和测试挑战

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  SiP产品中，如果集成多个射频芯片的话，其EMI问题可能会变得更加难以处理。矽品精密研发中心处长蔡瀛州介绍了矽品精密的处理方法，可以在封装前加一层EMI屏蔽罩。
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        图5：矽品精密研发中心处长蔡瀛州在介绍矽品精密的EMI屏蔽罩解决方案。

( L( H  G9 C- E6 F# a        他同时介绍了不用应用场景所使用的SiP形式和发展趋势，比如云端AI和网络SiP产品常使用FCBGA、2.5D、3D和FO-MCM封装形式；边缘AI和设备常使用PoP和FC-ETS封装形式。
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        图6：AI新品的封装技术。

        高性能计算封装趋势正在从开始的FCBGA和2.5D封装形式向3D封装转换。
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        图7：3D SiP技术的发展趋势。

: E- n% s7 M& ^        而SiP的测试挑战是显而易见的，因为系统复杂度和封装集成度都增加了，而产品上市时间却缩短了。那如何缓解SiP最后一步的测试压力呢？NI给出的解决方案是增加中间段测试。
        SiP与SoC测试流程中都包含晶圆代工（Foundry）与委外封测代工(OSAT)，主要区别体现在OSAT段。在SiP测试的OSAT段测试中，基板（Substrate）、裸片（die）、封装等的测试会有不同的供应商来做，为了整个流程的质量控制，还会有不同的中间段测试。

         

        通常来讲，SiP测试的方法主要有4种：
        传统的ATE测试，难以扩展定制；
0 f2 A3 P  y) O/ F% h        In House Design Solution即定制化测试；
        将系统级测试软件与传统测试仪器相结合；
) J2 F( Q% I: x! O8 A* L; s! N        Open Architecture Platform即开放式架构平台，它既有ATE的功能，同时它又可以很容易地集成到原来的中间段测试里面。
5 N! ^6 y, W/ D. f        最后一种开放式架构平台是NI亚太区业务拓展经理何为最为推荐的解决方案。
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因为系统复杂度和封装集成度都增加了