时钟线走表层还是走内层？

mikle517 · 发表于 2010-7-26 20:19

EDA365欢迎您登录！

您需要登录才可以下载或查看，没有帐号？注册

x

RT~ 我碰到的情况一般都是走表层但有的情况下特别说明要走内层。。这是什么原因？和什么因素有关? 求解~

mikle517 · 发表于 2010-7-30 16:37

回复 18# cwfang

还没做过仿真呢，一直想学不知道怎么开始呵呵

cwfang · 发表于 2010-7-30 14:28

回复 16# mikle517

其实要想知道走哪层效果好，仿真一看便知道啦

joshuafu · 发表于 2010-7-30 11:15

如果距离较短，走表层也无妨，长的话最好还是打过孔走带状线

mikle517 · 发表于 2010-7-30 09:58

一般的晶振都是贴片的吧？走表层的话就省掉via了，不知道via对时钟的影响大不大

cwfang · 发表于 2010-7-29 17:27

回复 14# joshuafu

单端时钟如果走线短的话，走表层应该没什么问题吧！差分时钟对抗干扰和控制emi还是比较好的，走表层应该问题不大，第二层必须是平面层

joshuafu · 发表于 2010-7-29 15:01

其实简单用信号摆幅来判断可能不太科学，更准确的应该是上升时间等，因为辐射只有在信号转换过程中才会发生。但如果你无法查到所用时钟信号的tr\tf时，就只能用所用信号的类型大致判断了，比如有的PECL信号，可能在1V以上，就需要考虑一下是否可走表层，是否远离周围的其他信号线。我的理解是，单线时钟尽量不在表层，差分时钟一般是可以的，但不是最优设计。而且所有时钟要尽量远离板边，特别是表层时钟。

cwfang · 发表于 2010-7-29 14:06

我只知道lvds摆幅为350mv，算低摆幅的。其他的还不知道，要请教joshuafu

mikle517 · 发表于 2010-7-29 11:58

回复 11# cwfang

那电压幅值多大才算是摆幅大呢？一般是多少？

cwfang · 发表于 2010-7-29 09:53

回复 9# mikle517

摆幅就是电压的幅值

mikle517 · 发表于 2010-7-29 09:52

回复 8# fancywoods

表层走 SI 怎么会好呢？只有一层参考地啊

mikle517 · 发表于 2010-7-29 09:20

回复 7# joshuafu

信号摆幅高，是指频率高吗？？

fancywoods · 发表于 2010-7-28 17:23

走表层对SI会好一点，内层对EMI会好一点啦其实很多时候 EMI和SI的相应对策是互相冲突的

joshuafu · 发表于 2010-7-28 12:15

差分不走板边，信号摆幅较高的不走表层

mikle517 · 发表于 2010-7-27 14:45

回复 5# joshuafu

比如什么情况呢？

帐号		自动登录	找回密码
密码			注册

时钟线走表层还是走内层？

EDA365欢迎您登录！

评分

评分

浏览过的版块

推荐内容 /1

时钟线 走表层 还是走内层？

EDA365欢迎您登录！

评分

评分

浏览过的版块

推荐内容 /1

时钟线走表层还是走内层？