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一、概述
3 O) c5 t4 L6 I( e1 ]. c9 H1 l3 T3 E
本设计的设计流程如图所示' r% a5 ?$ g8 P
! I. B! w. Z1 e
1 主核创建messageQ(master)( C, F3 T+ I8 K+ I# A9 m
" v, m4 b2 `8 x2 F% S2 发送起始标志信号至FPGA(nwrite)( @# ^5 P( x; y+ p
' B9 |- ]. |+ Q, W8 {7 N$ X3 FPGA收到信号之后，通过SWRITE的方式向DSP写数据
: Z% c! s/ p# F. v
1 O/ k4 \* f% W0 l( ^; W; k; A4 FPGA写完数据之后，发送doorbell，触发DSP doorbell中断 o! o9 Y1 ~6 T7 D1 \& V P7 j
) T2 F/ ~& H/ s3 y5 在doorbell中断中释放信号量 开始进行数据处理9 `6 P/ d; q7 ~8 Q) t
4 p. u# E2 C3 E: t' Y
6 DSP打开从核创建的messageQ(slave) 并将各自需要的数据通过messageQ发送给各个从核5 d- N, N i& W+ Q
- A7 ^: b3 J; Q- T6 X
7 从核接收主核发送来的messageQ(slave) 进行数据处理! @+ t' E a- B, ^: S/ ~3 V
$ V: E; j7 v6 f* x+ h3 V1 X8 处理完毕之后 发送messageQ(master)至主核
0 H. ] [; r( c% w y7 Y8 i1 C; S4 p9 L9 E& \
9 主核接收到从核发送的messageQ(slave)之后，通过SWRITE的方式发送数据至FPGA
5 H( o9 |; l: I1 F3 K) O
m* @! X. C% @& ?6 h1 J& s9 z" K( Z: n8 g- `8 ~ f
! [1 `$ B* |" U4 r" U+ i
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发表于 2019-10-15 13:59
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