深入了解 pull high 电阻！

net_king

这些电阻在电学上是做什么用的？
是否是传说中的pull hig?
pull high 与终端电阻是同一个概念吗？
( l  ]" C! }- k# _! g* d虑波用吗？还是加电压？
最重要的问题？如果 在pcb中做走线的等长是否需要加上交叉点到电阻的长度？

hust_yojin

楼主请先确认你这个原理图的正确性

hust_yojin

图中的芯片好像是FPGA，但是为什么要用49。9的上拉电阻呢？如果单是上拉的话用K级以上的电阻比较合适，因为49.9的电阻在信号电平为低时耗电很大！做传输线匹配么？ 但这种匹配个人感觉不合适。

jesuswilliam

OC，OD，指的是open collector，open drain，分别是三极管的和场效应管的一个极，如果在芯片内部open的话，没有上拉是不能产生偏置电压，也就无法开启三极管或者场效应管，输出电流。
! s9 D" B( r0 t- W. w3 {1 e2 G
) g$ U4 }4 `# Y. ]9 k; f" M阻抗端接，指的是对于高速信号，对于阻抗匹配的要求会很高，否则会产生反射，造成干扰，要在源端（吸收二次反射）和终端（吸收一次反射）进行端接，尽量达到阻抗的匹配。
( S3 L+ K& T3 e% u  h- }9 C
3 f* ?8 L: ]1 e* k0 j# n至于FPGA的端口。。。FPGA的管脚可以自己定义，所以都是双向的，就是IO，可以输出可以输入。

net_king

1.提供端口默认状态
2.OC,OD门
3.阻抗端接

等长设置在pin pair之间设置比较合理，也就不包括了上拉引入的stub
forevercgh 发表于 2009-4-2 14:41

其中
# b5 f. t5 J+ C6 u! }1 r% L7 p2.OC,OD门
3.阻抗端接
这两个概念比较陌生！
2 m* ]  ^! {6 C% O# Z" q3.阻抗端接 在pcb上，表现为什么呢？
谢谢！
9 @. K0 v' c7 ~9 mFPGA的IO端口
3 V: _0 Y! n8 V. F; l9 }这个说明也比较陌生！指的是rj45吗？还是pci-e？又或者ddr？ 分别是3.3v，2.5v，1.5v.

liqiangln

不过上拉49.9欧姆这个值比较奇怪，能知会一下这个FPGA的IO端口是是什么电平吗？
如果是1.8V的HSTL/SSTL 通常是上拉到0.9V的，如果仅仅就是简单的上拉，那么通常是利用弱上拉的原理，上拉1K/4.7K, 这样有状态保持和驱动能力1.8/1K= 1.8mA的能力。

forevercgh

1.提供端口默认状态
9 j! u+ n( ~, g6 l+ x2.OC,OD门
6 Q! W) p/ d' A2 @3.阻抗端接
5 C# s" d9 t) N& v4 T
5 H- h' C5 x1 P. O/ d& Y3 k5 i等长设置在pin pair之间设置比较合理，也就不包括了上拉引入的stub

kljy911

上拉电阻,增加驱动能力