LPC2103之PLL寄存器

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LPC2103之PLL寄存器

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PLL Control register (PLLCON - 0xE01FC080) 寄存器位 信号名 功能 复位值 0 PLLE PLL使能位，为1时使能PLL功能 0 1 PLLC PLL连接位，为1时将PLL输出时钟连接作为处理器时钟 0 7:2 保留位 NA PLL Configuration register (PLLCFG - 0xE01FC084) 寄存器位 信号名 功能 复位值 4:0 MSEL PLL倍频系数 ' y+ M$ Z9 }( u6 W4 Q 0 6:5 PSEL PLL分频系数 0 7 保留位 NA PLL Status register (PLLSTAT - 0xE01FC088) 寄存器位 信号名 功能 复位值 4:0 MSEL 回读PLL当前倍频系数 0 c' m2 s9 n- e$ k. w 0 6:5 PSEL 回读PLL当前分频系数 0 7 6 D) _; Q) H* J4 {9 B 保留位 : v% t+ t+ w5 L" g# m3 e NA 8 PLLE 回读PLL使能位 0 9 PLLC 回读PLL连接位 ; C* n8 w  ?* x: R0 T$ J 0 10 PLOCK 反映PLL锁存状态，为0时PLL未锁存，为1时PLL锁存在要求频率 0 15:11 保留位 9 {( v2 z) v. R$ t  { NA PLL modes PLLC PLLE 功能 0 0 PLL关闭并且未连接 0 1 PLL激活，但未连接。可以在PLOCK置位后被连接 6 l: b8 o: K4 H: H 1 0 同00组合 1 1 PLL使能且被连接作为控制器时钟 7 p; `$ }) ~* a  b* n$ m! u" U, s- T PLL Feed register (PLLFEED - 0xE01FC08C) 要使PLLCON和PLLCFG寄存器的当前设置有效，必须先后向PLLFEED寄存器写入0xAA,0x55（此操作作为PLLCON和PLLCFG设置信息的锁存信号，在此锁存信号到来前PLL当前的设置不一定是PLLCON和PLLCFG寄存器的设置）。 ; d. t. o& y, L% } PLL and Power-down mode Power-down模式自动关闭并断开PLL连接，Wake-up后不会自动恢复PLL设置，必须软件重新设置。 PLL frequency calculation FOSC 来自外部晶振的时钟频率 FCCO PLL当前控制的晶振频率 CCLK PLL输出频率（也是处理器的时钟频率） M PLL 在PLLCFG寄存器中设置的MSEL倍频系数值 P PLL 在PLLCFG寄存器中设置的PSEL分频系数值 : z& g7 w9 c2 Y1 x" b  g/ A$ L CCLK = M × FOSC 或者 CCLK= FCCO / (2 × P) FCCO = CCLK × 2× P 或者 FCCO = FOSC × M × 2 × P FOSC 的频率范围是10 MHz 到 25 MHz CCLK 的频率范围是10 MHz 到 Fmax FCCO 的频率范围是156 MHz 到 320 MHz PSEL P 00 1 01 2 10 4 11 8   Z' k7 W% W7 i9 y MSEL M 00000 1 00001 2 00010 3 …… …… 11110 31 11111 32 ! r: |5 B: ]9 r1 K% n' k APB divider APB分频器决定了处理器时钟（CCLK）和外设器件时钟（PCLK）之间的关系。APB分频器有两个作用。 首先，提供APB总线需要的外设PCLK，以使得它们能够在ARM处理器选择的速度工作。为了达到这个目的，APB总线也许放慢到处理器时钟的一半或者四分之一。 其次，当应用中处理器不需要外设工作时，APB分频器允许进行省电模式。 ' G$ u) d1 j. Q3 \$ KAPBDIV寄存器，R/W，复位值为0x00，地址为0xE01FC100。 寄存器位 信号名 取值 功能 复位值 1:0 APDIV 00 APB总线时钟为处理器时钟的1/4 ; Z7 _+ ]$ u  n1 ~7 y 00 01 ! {7 N8 E5 S# v) F4 Y! ?3 ^- p8 d  E0 R APB总线时钟和处理器时钟相同 1 |, F- H: G& V+ ~1 B 10 , V( Y! o6 H& K7 O APB总线时钟为处理器时钟的1/2 11 保留 7:2 - H/ G9 S  O4 l2 q 保留 7 F. V9 Q5 O& H# n' K5 W' A

姗姗的shanshan

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