请教 关于数字信号延迟和逻辑门

cloudy19880824

各位好，
$ Y8 h* q! D3 F, w1 M每当遇到一些拿不准的问题，就习惯性的发到这里和大家探讨一下：
我现在有一个脉宽只有2ns的脉冲，要把它反向，常规的非门输入到输出的延迟就有2.8ns以上，请问这种情况还能用非门给这个2ns的脉冲做反向吗？非门会把上升沿和下降沿都延迟2.8ns还是可能会探测不到这么窄的脉冲？非门的型号暂时定为SN74ALVC04。
  B1 q2 u8 U7 Y' D6 s7 Y

duzz

狗版主的狗粮，一撒一大把啊

cloudy19880824

hefuzhang 发表于 2017-6-19 23:50
6 a5 U0 o3 W% {+ B楼主可以考虑考虑告诉运放，通过高速运放反向

嗯，是个办法，谢啦
8 U  k" D$ Q' r) l: @  f- \

cloudy19880824

超級狗 发表于 2017-6-21 23:02
4 U* ~6 o. [7 g9 Y- b7 iECL Logic Gate 有 Single-End 的啦！

太感谢版主的支持了！我把板上留个选项试一下
4 V- g" Z' f) S2 y8 ?

超級狗

ECL Logic Gate 有 Single-End 的啦！

超級狗

開卷有益
' g' J" k6 f. u% y, `
5 A0 H5 N* h7 o3 {6 z( g# G( p
& x7 `) ]8 @( m4 O8 S; D. `

超級狗

啊哈～

- G- A/ n6 }* }9 Y/ a% m. f2 qECL 2-Input Differential XOR/NXOR Gate MC10EP08-D

8 U) j& W, P! k: E不過你的訊號源要怎麼搞成這樣咧～？？？

: X3 S) H0 g. V4 t, I

超級狗

樓主這個疑慮是應該存在的。多年前一位同事用 74HC04 設計一個 66MHz 有源晶振電路，結果根本不會動作。

後來發現傳統 CMOS 邏輯閘的延遲時間約為 25ns，換算成頻率只到 40MHz，改成 74AHC04 就會動了。

hefuzhang

楼主可以考虑考虑告诉运放，通过高速运放反向

dqwuf2008

我觉得跟延迟没关系，会不会把2NS信号吃掉得看芯片处理信号频率的最大值

江门彦祖

坐等高手解释