HELP! Allegro package designer 问题

louis_liu

请教大家，如何在package designer里面放入一个电容，并且对这个电容进行 assign net， assign refdes？
6 Q' _0 {5 H: N/ u- ?2 S大家都知道DIE,BGA是可以通过软件生成并且将二者的pin赋予 特定的net，但是如果要摆放一个电容在封装里面，allegro该如何实现呢？谢谢！
2 ~2 Q- m  \2 G, O

小蒙art黑豆

加元器件不多时，可以通过logic界面添加，最后再赋予网络，加的多还是画个原理图吧，要是没看懂可以微信我13823773314欢迎交流哦

gochip

还是做个原理图吧，后面用也方便

denny_9

在导入 DIE 时就可以 把DIE的 net 定义好，导入sip 内，就可以有net了。

phoenix4301

x学习一下

锤子米啊

对于net赋予问题，我有个疑问：
( ~- P8 _8 Y" R' V# {$ M我们做多个PIN的芯片的package symbol时（比如BGA），通过DXF或其它方式创建的package symbol实际上并没有net。
导入sip封装设计的时候，该如何来创建net？（一个个的创建很麻烦）

pjh02032121

小蒙art黑豆 发表于 2016-8-2 21:04
加元器件不多时，可以通过logic界面添加，最后再赋予网络，加的多还是画个原理图吧，要是没看懂可以微信我1 ...

正解！！！！！！！

amao

等10月新办公室装修好了，后面如免费授课，如你参加的话可以现场交流

amao

加分立元件不多时，可以输出netlist, 在netlist中修改加入网表中，再import一次网表就可以了网表的格式如下，看下就明白了。
4 h! z- v* H; E& \) V
+ X* `4 u  b. ^5 l- Q1 Z9 `$PACKAGES
& w* `2 g6 _% nBGA ! BGA ; BGA
5 z& L) }: _3 x# ODIE ! DIE ; DIE
$NETS
A9_PLL_VDD ; BGA.W6 DIE.231
A9_PLL_VSS ; BGA.Y7 DIE.229
ADACL_VOUT ; BGA.A17 DIE.55
ADACR_VOUT ; BGA.B17 DIE.57
4 `; D5 E. e# x9 r7 A& m5 V: `ADAC_VAA2V5 ; BGA.B20 DIE.70
3 A/ T2 A& W0 ^( t% V: rADAC_VREF_NEG ; BGA.D18 DIE.67
) ?$ s. W: p7 k6 r9 N  o' w" ^ADAC_VREF_POS ; BGA.C19 DIE.68
D_A0 ; BGA.AB6 DIE.223
5 v& Y7 ~3 j- A  k; Q5 F
$ g+ @, Q! X% M$ e
9 h+ _! h& b# {6 A.......