在FPGA内手动做Delay

Wenghezhong

1. 确定要delay的信号是时钟信号还是数据信号。
2 `6 z3 B" z1 F4 w$ K& \* a- a如果是free running的时钟信号，频率在DCM操作范围之内，要记得使用DCM做Phase Shift。
# u/ k9 w* K2 f9 b/ A
& ?1 A& y3 z/ e1 s' M2. 如果是V5，可以用ODELAY
% A2 c* O$ L+ X
3. 如果有一个快速的时钟，而要做一个大于一个时钟的delay，那么可以用shift register。SRL16可以将一个LUT当16个Shift register使。
2 i9 l! w4 a9 R
- s/ e4 m# {- K+ s  o: C; a4. 如果以上条件都不满足，就只好用LUT搭延时链了。
如果不要求动态改变延时长度，那么就多次使用这样的LUT：
4 S1 |& O; G& r  V" h引用
  LUT4 delay( .I0(1'b1), .I1(1'b1), .I2(1'b1), .I3(clk_in), .O(delay1) );                                    
  defparam    delay.INIT = 16'hff00;              
  // synthesis attribute INIT of delay is "ff00";   

/ t8 X! t2 d3 z1 O
, Q8 E; G% Y; ?8 w+ H, X" y* s引用
  LUT4_u0 : LUT4
/ C2 U) E1 L6 d  generic map (
8 S  r& b; `7 `% r/ Y     INIT => X"ff00")
  port map (
     O => delay_out,   -- LUT general output
/ b  k/ e$ O; u  b. Z# v8 l2 Q     I0 => '0', -- LUT input
     I1 => '0', -- LUT input
     I2 => '0', -- LUT input
     I3 => delay_in  -- LUT input
  );
4 S% R9 j+ m; f# I5 X$ Q1 [
& q; ^( W& L9 R+ p; R6 f- k) s# C

* B) u( V! m- z+ U8 H, `如果要求能动态改变延时长度，可以用这个代码

fish1352

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2 A  s2 s, {# U* M4 ~