tDQSS和tDQSCK区别是什么？

kobeismygod

有谁知道tDQSS和tDQSCK两个参数的区别是什么？看时序图感觉差不多啊

kobeismygod

Head4psi 发表于 2016-4-1 06:52
不常在這個版塊，既然看到了，就說明一下。

7 @5 [2 `% u# [對 SDRAM 顆粒而言，在寫資料時 DQS 是由 Controller 送過 ...

3 f- a* V' h9 L. A! j. G: ~/ @, y谢回复，

Head4psi

kobeismygod 发表于 2016-3-10 18:05
正好还有一处不明白，我看到TDQSS的范围是+/-0.25 Tck，而TDQSCK的范围是+/-xxx ps,这是为何？请大神指点 ...

不常在這個版塊，既然看到了，就說明一下。

0 o5 D3 i: D4 F. P& _- I' Z  N對 SDRAM 顆粒而言，在寫資料時 DQS 是由 Controller 送過來，當 DQ 的 Strobe，但對整個 Bus 而言，兩者都是對齊 CK 在運作，理想而言是希望 DQS 與 CK 的升沿是對齊的，但是這牽涉到 Write Leveling 的一些限制 (說明很複雜) ，所以 DQS 與 CK 可能不是對齊的，而 tDQSS 就是限制這個 "不對齊" 的容許最大最小值。由於顆粒有不同速度，而這個規格是 Clock base 的，所以它就以 +/- 0.xx CK 來規範。
+ @4 _& y9 |# d+ V6 E, B
而 tDQSCK 是讀的規格，讀時因為 DQS 是 SDRAM 控制輸出的，  tDQSCK 也是在限制說明 DQS 與 CK 的對齊狀況。此時 CK 還是 Controller 控制的，所以這個規格是在限制SDRAM 顆粒收到 CK 後送出 DQS 及 DQ 的時間差，這是 DRAM 顆粒內部的準備時間，所以可以用絕對時間表明。
. \3 v7 p0 s0 N
5 h6 |4 D3 o2 @% ^8 w

jj9981

都是大神

kobeismygod

超級狗 发表于 2016-3-10 23:39
我不是做 DRAM 芯片設計的，但有一個合理的推測，大哥這麼聰明也可以再想一下。
% R8 ^; }( N2 }$ i' R" C, {) l; h
一樣是從我貼的那幾句 ...

6 S& U6 d) t( B' h. R& |- ^# n, r难道是写的时候controller发出CLK和DQS之间的相位是可以自己控制的，而读的时候memory不能控制DQS与CLK的相位，所以只能用延时来约束？小弟实在愚钝，还请大神明示。

超級狗

kobeismygod 发表于 2016-3-10 18:05
, E# y" ?$ o3 K正好还有一处不明白，我看到TDQSS的范围是+/-0.25 Tck，而TDQSCK的范围是+/-xxx ps,这是为何？请大神指点 ...

" j) n+ f( I0 O& N我不是做 DRAM 芯片設計的，但有一個合理的推測，大哥這麼聰明也可以再想一下。

' o# E3 e8 m/ M9 j+ C; @- r' I一樣是從我貼的那幾句洋文兒做思考，然後我也給一個提示。
: o; H& B. |* p: {+ q* l
  E3 ^5 i* f/ Q: r" D! m提示︰一個訊號從自己芯片產生發送出來，和從別人芯片發送過來，會有什麼差別？

kobeismygod

kobeismygod 发表于 2016-3-10 13:38
' e! L3 ~- u$ v3 a呵呵，这只能算是你们知识海洋中的沧海一粟，危机意识太重了。

& W4 [1 u! l1 t3 H3 c/ s正好还有一处不明白，我看到TDQSS的范围是+/-0.25 Tck，而TDQSCK的范围是+/-xxx ps,这是为何？请大神指点
* a, q3 F  c' V% w& X8 @

kobeismygod

kobeismygod 发表于 2016-3-10 09:32
! u! ~9 `4 w* E0 R. }是不是说TDQSS是write时候DQS和CLK的时序要求，TDQSCK是read的时候DQS和CLK的时序要求，因为DQS在读写过程 ...

# K/ h( Q( W$ v呵呵，这只能算是你们知识海洋中的沧海一粟，危机意识太重了。

kobeismygod

是不是说TDQSS是write时候DQS和CLK的时序要求，TDQSCK是read的时候DQS和CLK的时序要求，因为DQS在读写过程中分别由controller和memory分别发出的，所以需要两个时序参数对它和CLK的关系进行约束？我没理解错吧

超級狗

' j, ?  r* A) F+ `

kobeismygod 发表于 2016-3-9 18:30
謝大神赐教。

這樣你就懂了？
+ d* ^& P3 ~0 {

8 S1 H  @6 A( d' n% F- I: W. {

kobeismygod

/ v. w7 i8 i4 a4 Q9 X% K; {

超級狗 发表于 2016-3-9 16:26
) D8 W( o8 p* K' vtDQSS
DQS, DQS# rising edge to CK, CK# rising edge

' _: S+ v6 R; g: ^9 ^. W( K謝大神赐教。

超級狗

0 ?+ g' F! P' p9 g& f
% O( n4 Z( A- u# Z1 x' f$ dt_DQSS
2 A5 D, `: h* b$ J' ZDQS, DQS# rising edge to CK, CK# rising edge
' B+ [2 l' k6 U2 I& ^% o! b' W
t_DQSCK
; C3 Z: z7 }6 n' cDQS, DQS# rising edge output access time from rising CK, CK#
5 b2 T( x- a; Q6 _5 }8 O' a
Data Strobe (DQS and DQS#)
0 v) v2 J# S2 v9 COutput with read data, input with write data. Edge-aligned with read data, centered in write data. DDR3 SDRAM supports differential data strobe only and does not support single-ended.

這是洋文兒，挺不好懂滴，尤其是對我這個「菜英文」。

' A& ]4 R+ Y. @( r. m1 e2 P