DDR3的PCB自我练习

cewtf

Hi~各位大师，早上好，小弟前一段时间不是一直在请教关于DDR3布线的事情么，小弟最近画了一个小的练习，还希望各位大师帮忙看看，里面的一些问题还有我这样做是不是可行的，希望多多提点意见， 如果各位大师有一些好的范例能给小弟参考参考，那就更是感激不尽了！哇咔咔！小弟为了布线方便，更改了很多组的线序，也有整组调换，希望大师们帮忙看一下哈~~谢谢了！
; [% v5 P9 p* D! [% t

kevin890505

1，数据组内互换和组与组是可以的，和支不支持没关系，拓扑也是可以的，和支不支持没关系，fly-by反而要读写平衡支持，只是颗粒大于等于4个优先用fly by，效果好，但是T型也是可以的，你这优先T型是对的；
) C8 `  @) Y8 C1 n* P, }% D2，数字信号，对于信号完整性，最最最最关键的一点，一辈子都在和阻抗这个玩意打交道，自己考虑下，层叠阻抗是在前期就要考虑下的；
3，阻抗符合了再谈串扰什么的了，你这个不用看严重不达标，层内，层间串扰太大将来，也许跑几百能行，但高速率怎么办，裕量太小，稳定性会很差
4，等长蛇形不要用1W，起码2W，同组间距近一点可以接受，但是蛇形线尽量不要1W
细节自己看了，大的方面同组同层你的应该是做到了，只要阻抗保证，串扰OK（间距大点），等长足够，蛇形大弯弯，1600随便跑

kevin890505

cewtf 发表于 2015-12-28 14:38
感谢大师的回复，有了一些明确的概念了，我们这个设备最高是1G，一般在800M跑。下一版练习的时候我会注意 ...

: Y$ K- C! G/ y  G  t目前这个PCB情况，能稳定跑四五百M你就偷着乐了，1G应该不行，建议你花点时间修改下。数据线可以对调，就尽量优化到最好，保证走线最顺最短，也让你不用绕那么多线，绕线不是技术活，是工作量，而且对信号质量没好处。。
: q8 y) p& l( ^- I虽然，同组间距可以适当减小，但你这个有点太密集了，长距离的，还有蛇形绕线间距。
! P, x' T. K" w相邻层比同层更要注意，耦合程度更高，所以如果不能做到横平竖直整体规划，可以在绕线的时候，把相邻的每根线交叉的地方互相垂直，就是在绕线的时候，让相邻层错开，尽量不要平行，即使只有一部分重叠。
; }2 N. G; W4 B: {2 q& z& R, A; D4 L800M  1G都不算啥，但前提是你的时序，信号质量，保证前者主要是等长，保证后者的主要是阻抗和干扰，宁愿多画点功夫把间距拉大，临层优化好，也不要冒险，那是money
5 D# A. i& g& h# B

jpw912518691

:lol

jpw912518691

cewtf 发表于 2015-12-28 11:22
, a% d( N& v8 `, b小弟上传文件给各位大师看看，还请多多指点，谢谢，谢谢！

. {% V8 D2 i% H楼主大成没，带带我，我是当初的你

cewtf

6688hyc 发表于 2019-3-11 14:03
( s; x& i5 ^$ }) R2 t4 C你的等长规则是什么样的？

以最长的线做标杆，剩余的线按照这个长度去靠拢，然后差分线统一长度，规则这块我也设置的不好，都是自己一根一根量出来的。如果有DEMO，建议直接抄DEMO。
. l; q' l3 N' v- i

xiaoxiaoya

看看

6688hyc

你的等长规则是什么样的？

ietdj2016

感觉真的不错

江南电子

文件和你截图不一样啊

alizee路人甲48

巧克力爱晴天

最近也在做DDR3

yourjun

学习了

cewtf

流云逝水 发表于 2015-12-31 11:20
面线DQS和DQ没走同层

推荐原理图里面就是这么走的，所以我也很奇怪，我个人感觉是可能为了阻抗而设定的，在表层 的话比较方便设置90-100的差分阻抗。

流云逝水

面线DQS和DQ没走同层

niliudehe

个人感觉  1 没有同组同层吧？ 2 拉线和绕线的时候间距是按照3w原则走的吗？ 3 数据线和地址线的线间距 同层情况下是不是应该大一点？ 4 正反贴情况的时候 t 结构 打2排孔还是3排孔哪个会更好一点？
) s/ H1 I) S% R+ C

Monet

对接的地址线拉的太长了吧，可以尝试一下菱形打孔方式，等长蛇形绕得太近了。。。我一般用的3W，时钟差分对内等长绕得有点离谱，蛇形太大了，和其他信号线间距最好保证3W原则。