请问SDRAM时钟线的宽度比数据地址线宽会不会引起阻抗不匹配?谢谢

matice

看到一些设计中的sdram的时钟线比数据和地址线宽，数据地址线控制在50欧姆，
% I4 J& W' p; V7 w6 q0 c! o那么时钟线的阻抗就会小于50欧姆，这样对时钟线的信号质量的影响到底是好还是坏呢？

谢谢。

liqiangln

传输线阻抗是在频率下的一个范围，时钟通常100M，数据基本就是200M，所以你的物理约束在50欧姆，但是在不同频率下测出来的阻抗是不同的；既然你加宽了时钟线的宽度，其实在反射上问题不大，但是在工程制作上感觉你是不是增加了成本了呢？

sarryfu

原帖由 matice 于 2008-9-24 11:00 发表

  P* q; @  y' e1 a4 V( G. |) k
6 ^. D! |% g& P2 i. s# j  n$ R我的意思是说，数据地址线上50欧姆阻抗是和芯片输入输出阻抗匹配的
时钟线线宽变宽，阻抗降低，是不是会引起时钟线和芯片的输入输出阻抗不匹配。

这个意思很难理解吗？

阻抗是个范围，可能是封闭区间，也可能是个半闭区间，跟其余因素也有关系。

; N, k/ Z* R6 p你说的这种情况没有关系，是对的，你就这样做吧。

forevercgh

时钟buffer和数据线buffer是不同的。

matice

原帖由 forevercgh 于 2008-9-24 08:37 发表
3 M; P9 m4 b8 k) A. x5 K阻抗匹配是对于单个网络来说的。
可以参考下特征阻抗的公式，阻抗不仅与线宽相关。
" B( c2 |* K0 s
& Q& r. t6 T# a2 s: D如果从趋肤效应来讲，时钟的线宽比较大有利于降低损耗。

# h& m( K! M6 e& c$ w. |( o
4 ^% P1 Q5 U, d我的意思是说，数据地址线上50欧姆阻抗是和芯片输入输出阻抗匹配的
时钟线线宽变宽，阻抗降低，是不是会引起时钟线和芯片的输入输出阻抗不匹配。

4 ?' ?+ {( L) ^* k% L这个意思很难理解吗？

forevercgh

阻抗匹配是对于单个网络来说的。
1 e/ j; E2 c' t可以参考下特征阻抗的公式，阻抗不仅与线宽相关。

% ~" g2 H8 R% n9 r& A8 |如果从趋肤效应来讲，时钟的线宽比较大有利于降低损耗。