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请问SDRAM时钟线的宽度比数据地址线宽会不会引起阻抗不匹配?谢谢

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1#
发表于 2008-9-24 00:57 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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看到一些设计中的sdram的时钟线比数据和地址线宽,数据地址线控制在50欧姆,
6 X! p2 l. _: t( i# r1 I那么时钟线的阻抗就会小于50欧姆,这样对时钟线的信号质量的影响到底是好还是坏呢?
2 x+ G. u* O9 p4 X; f4 G0 Q: M5 @* _" j+ `7 q# m9 g- Z; b
谢谢。

该用户从未签到

2#
发表于 2008-9-24 08:37 | 只看该作者
阻抗匹配是对于单个网络来说的。
% t% _! M: {/ j2 K. W可以参考下特征阻抗的公式,阻抗不仅与线宽相关。$ \1 I4 b. e2 f; {3 z8 @9 z
, R) J1 E4 R* D+ ?
如果从趋肤效应来讲,时钟的线宽比较大有利于降低损耗。

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3#
 楼主| 发表于 2008-9-24 11:00 | 只看该作者
原帖由 forevercgh 于 2008-9-24 08:37 发表
( m' m, ]; S3 I, u3 L- g" o阻抗匹配是对于单个网络来说的。
* C+ v+ @9 u& g( D7 |可以参考下特征阻抗的公式,阻抗不仅与线宽相关。
' U4 [2 {9 z  [8 F) S/ |
# y3 r3 w5 T1 Y# k# }* D% c% p如果从趋肤效应来讲,时钟的线宽比较大有利于降低损耗。
' G% ~& G4 y& a* S

2 d, G0 y1 i6 Q" H. V我的意思是说,数据地址线上50欧姆阻抗是和芯片输入输出阻抗匹配的
6 }8 u/ H* `  F( {+ j; A时钟线线宽变宽,阻抗降低,是不是会引起时钟线和芯片的输入输出阻抗不匹配。
$ {  z# T9 v; G% g5 {  A2 T+ ~! Q8 @$ v8 Q- B+ ^
这个意思很难理解吗?

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4#
发表于 2008-9-25 09:03 | 只看该作者
时钟buffer和数据线buffer是不同的。

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5#
发表于 2008-9-25 09:26 | 只看该作者

如果可以,数据也可以低于50ohm,时钟阻抗低了更好

原帖由 matice 于 2008-9-24 11:00 发表
; P- n1 ?, n0 X3 r0 G: \
8 m: \  p8 w* M  s' n" T$ m8 V# s9 ]. l3 _4 F
我的意思是说,数据地址线上50欧姆阻抗是和芯片输入输出阻抗匹配的# n: V* C  t9 z# e
时钟线线宽变宽,阻抗降低,是不是会引起时钟线和芯片的输入输出阻抗不匹配。( K. o: D, d' F
1 h+ r  N" P& @. }( o
这个意思很难理解吗?

* l* _0 Q) E: y$ {4 |阻抗是个范围,可能是封闭区间,也可能是个半闭区间,跟其余因素也有关系。6 M! I' r) `7 D  h0 v
# ^' l0 S6 H, z2 P' V9 p
你说的这种情况没有关系,是对的,你就这样做吧。

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6#
发表于 2008-9-26 12:44 | 只看该作者
传输线阻抗是在频率下的一个范围,时钟通常100M,数据基本就是200M,所以你的物理约束在50欧姆,但是在不同频率下测出来的阻抗是不同的;既然你加宽了时钟线的宽度,其实在反射上问题不大,但是在工程制作上感觉你是不是增加了成本了呢?
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