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为什么滤波电容的阻抗需小于芯片动态阻抗?

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发表于 2015-6-7 18:53 | 只看该作者 |只看大图 回帖奖励 |正序浏览 |阅读模式

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4 u: Z6 y: b" D/ N/ \; K/ e正在读王剑宇老师的《高速电路设计实践》一书,其中关于举例2-12有一句描述说“要求滤波电容阻抗小于芯片阻抗”。滤波电容阻抗和芯片阻抗是并联的关系吗?怎么理解这句话呢?求大侠们指点。谢谢!  s; _$ F! O( ~) _, ~0 H) K1 F& }( K
8 ?3 r. \: D5 W' g0 `

$ e7 P: M* i1 W5 u: `  F% u
3 W. K3 Q1 m: `2 F2 ?/ r& h4 L ' i3 S. X: g3 v1 q

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发表于 2015-6-11 10:06 | 只看该作者
weichen743 发表于 2015-6-10 20:13
7 ~  z, E2 ?5 X5 }' W5 i% M, ~我觉得从电源芯片这端好理解。不过文中所提到的芯片感觉是目标IC端,它的动态阻抗感觉不在传输路径上,只 ...
/ K' {0 d8 {, \' i! X; l- t
我的理解如下:9 b5 D, \- y0 ^9 g' N2 v$ z
1 文中所说的,FPGA的IO电流IMAX=0.5A,而电流的波动是50%,也就是0.25A,则我认为他所需要的电流是在0.25A-0.5A之间。0 z1 ]( J, x4 s3 \8 s
2 文中说的电压的波动取5%,也就是他所允许的或者叫可以接受的电压波动是1.8V*5%=0.09V.
1 ]+ l' Y2 k* o: d3 这就要求电源在提供波动电流的同时必须满足纹波的要求。. `- U5 B, n; _& G* w# _, b7 g- o
4 文中的意思是通过计算目标阻抗或者叫动态阻抗,来反推电源滤波电容所需要满足的要求。+ v1 ^8 a. U% s( Q0 Q* W

点评

非常感谢!分析的很到位!  详情 回复 发表于 2015-6-11 21:56

该用户从未签到

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发表于 2015-6-10 08:43 | 只看该作者
路径的问题,阻抗小,那个回路优先,干扰的纹波直接从那回到地,而不经过IC
  • TA的每日心情

    2025-9-25 15:22
  • 签到天数: 40 天

    [LV.5]常住居民I

    11#
    发表于 2023-11-22 09:27 | 只看该作者
    就像发个图片,这么麻烦/ v$ q+ U9 q; ~# c: D" ]

    屏幕截图 2023-11-21 181208.png (138.03 KB, 下载次数: 1)

    屏幕截图 2023-11-21 181208.png
  • TA的每日心情

    2025-9-25 15:22
  • 签到天数: 40 天

    [LV.5]常住居民I

    10#
    发表于 2023-11-21 18:18 | 只看该作者
    我开始也不明白,想了会; U; \) j6 h- M8 ?
  • TA的每日心情

    2025-9-25 15:22
  • 签到天数: 40 天

    [LV.5]常住居民I

    9#
    发表于 2023-11-21 18:14 | 只看该作者

    该用户从未签到

    8#
     楼主| 发表于 2015-6-11 21:56 | 只看该作者
    fallen 发表于 2015-6-11 10:06
    3 M! N- _: i' T: e: i) S8 M' h+ X$ n我的理解如下:* a$ z0 e4 A1 M4 L0 h6 b4 Z
    1 文中所说的,FPGA的IO电流IMAX=0.5A,而电流的波动是50%,也就是0.25A,则我认为他所 ...
    - r3 I$ A# D. k% l
    非常感谢!分析的很到位!! Q/ f" `0 C5 w! I* X/ m

    该用户从未签到

    7#
     楼主| 发表于 2015-6-10 20:13 | 只看该作者
    fallen 发表于 2015-6-10 11:47! Y5 [* E) \. R' N. c
    理解的非常到位!
    * K" G! t- A/ P$ B就是那个意思,参考BUCK的输出纹波电流和电容DCR的计算。0 u  n2 P. P% v9 r0 _1 P! |7 r
    负载的电流变动,产生了di
    , s$ f- q+ t! M+ z+ M- Y% A ...

    $ k3 W, r. I: W7 p9 z我觉得从电源芯片这端好理解。不过文中所提到的芯片感觉是目标IC端,它的动态阻抗感觉不在传输路径上,只是接收端。有点不明白文中为什么那么写。
    # @" P" r6 {" y  X& |) p
      v, m& b- s5 o& m7 z- m6 h; r' ^0 n

    点评

    我的理解如下: 1 文中所说的,FPGA的IO电流IMAX=0.5A,而电流的波动是50%,也就是0.25A,则我认为他所需要的电流是在0.25A-0.5A之间。 2 文中说的电压的波动取5%,也就是他所允许的或者叫可以接受的电压波动是1.8  详情 回复 发表于 2015-6-11 10:06

    该用户从未签到

    6#
    发表于 2015-6-10 11:47 | 只看该作者
    weichen743 发表于 2015-6-9 20:547 }% A  b( Z& N% |4 e
    我觉得应该是通过电容网络降低在动态电流变化时,由于电源芯片本身电阻/电感,和走线电阻/电感所带来的压降 ...

    ) L! A" i; a4 y2 n2 N! V, Z理解的非常到位!
    - N  ]- H/ ?* T% k5 w# a就是那个意思,参考BUCK的输出纹波电流和电容DCR的计算。
    1 B/ p2 v: I1 O; ?7 W6 R; m负载的电流变动,产生了di& j; }7 J) s! b3 b+ W" t
    而负载的电压波动要求,限制了纹波的要求。
    9 h: B+ z$ s: t' X假设不考虑或者电容足够大,忽略电容充放电的影响。
    " T# `) g' _4 K8 B' I1 `: E那么就只有ESR*DI的影响,这就是可以看作电源阻抗低于目标阻抗(动态阻抗)的要求。
    ' t) K/ A) L3 X5 a7 `" k& H1 z

    点评

    我觉得从电源芯片这端好理解。不过文中所提到的芯片感觉是目标IC端,它的动态阻抗感觉不在传输路径上,只是接收端。有点不明白文中为什么那么写。  详情 回复 发表于 2015-6-10 20:13

    该用户从未签到

    5#
    发表于 2015-6-9 23:57 | 只看该作者
    weichen743 发表于 2015-6-9 20:54
    ( X  H1 O+ |5 U  w' f1 o我觉得应该是通过电容网络降低在动态电流变化时,由于电源芯片本身电阻/电感,和走线电阻/电感所带来的压降 ...

    # x! P/ T$ ~2 X- ]& C说的有道理!!!!!!!!!
    2 W  B* U7 I7 I) r# w

    该用户从未签到

    4#
     楼主| 发表于 2015-6-9 20:54 | 只看该作者
    我觉得应该是通过电容网络降低在动态电流变化时,由于电源芯片本身电阻/电感,和走线电阻/电感所带来的压降,使电压更有效地传递到负载端。这个是在Altera PDN工具里看到的一张图,通过电容网络和PWR/GND平面,降低在动态电流变化最大时的目标阻抗,从而降低DC drop。$ o6 ?' k9 ]6 z* Z9 D
    4 X8 h2 u' e" C! S4 ~; O- ?

    $ y8 \2 x& U! E理解不一定正确,欢迎指正。
    . b3 W. E% V: O9 N" }+ _

    点评

    理解的非常到位! 就是那个意思,参考BUCK的输出纹波电流和电容DCR的计算。 负载的电流变动,产生了di 而负载的电压波动要求,限制了纹波的要求。 假设不考虑或者电容足够大,忽略电容充放电的影响。 那么就只  详情 回复 发表于 2015-6-10 11:47
    说的有道理!!!!!!!!!  详情 回复 发表于 2015-6-9 23:57

    评分

    参与人数 1威望 +5 收起 理由
    超級狗 + 5 看在圖片很漂亮的份上!^_^

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    该用户从未签到

    3#
    发表于 2015-6-9 18:02 | 只看该作者
    按照这个人说法就是:电容的ESR和I/O的内阻构成了一个分压网络,但ESR比I/O内阻越小,噪声信号被分压的越厉害,就等于噪声得到了抑制?

    该用户从未签到

    2#
     楼主| 发表于 2015-6-8 22:35 | 只看该作者
    给力~~多谢点播~~

    该用户从未签到

    1#
    发表于 2015-6-8 11:01 | 只看该作者
    就是电源阻抗小于目标阻抗。
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