allegro新手学习记录贴

Aiby2015

本人新手，最近才认真接触allegro，因为是学生，所以时间会比较多，此贴会持续更新，希望各位大虾指导。欢迎吐槽，不喜勿喷啊。之前一直用AD,现在想转到cadence。QQ 1171638763 人在桂林  下面盗张图：

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Aiby2015

今天在网上收集的一些资料，大家可能不需要~实在太基础了~~~~~然而对于我并非如此：
VCC、VDD、VEE、VSS的区别

' j$ Y3 R/ C* Z" {8 P9 A8 X
　　电路设计以及PCB制作中，经常碰见电源符号：VCC、 VDD、VEE、VSS，他们具有什么样的关系那?
6 ^5 Z( n, B9 I: X　　一、解释
　　VCC：C=circuit 表示电路的意思, 即接入电路的电压
0 p4 Y1 g' k5 B& h# N$ e　　VDD：D=device 表示器件的意思, 即器件内部的工作电压;
1 H* T; q+ [# Z　　VSS：S=series 表示公共连接的意思，通常指电路公共接地端电压
- ~* Q; X, C5 _2 d( h8 A) H! P　　二、说明
. `2 ~) U1 d  D& c% p5 a0 w　　1、对于数字电路来说，VCC是电路的供电电压,VDD是芯片的工作电压(通常Vcc>Vdd)，VSS是接地点。
　　2、有些IC既有VDD引脚又有VCC引脚，说明这种器件自身带有电压转换功能。
　　3、在场效应管(或COMS器件)中，VDD为漏极，VSS为源极，VDD和VSS指的是元件引脚，而不表示供电电压。
3 W+ O% L) u, k: a4 Z9 G　　4、一般来说VCC=模拟电源,VDD=数字电源,VSS=数字地,VEE=负电源
; ?1 X# J. e$ N% I/ {, `　　另外一种解释：
　　Vcc和Vdd是器件的电源端。Vcc是双极器件的正，Vdd多半是单级器件的正。下标可以理解为NPN晶体管的集电极C，和PMOS or NMOS场效应管的漏极D。同样你可在电路图中看见Vee和Vss，含义一样。因为主流芯片结构是硅NPN所以Vcc通常是正。如果用PNP结构Vcc就为负了。荐义选用芯片时一定要看清电气参数。.
　　Vcc 来源于集电极电源电压, Collector Voltage, 一般用于双极型晶体管, PNP 管时为负电源电压, 有时也标成 -Vcc, NPN 管时为正电压.DSP交流网 DSP学习第一论坛 DSP技术应用与推广平台 DSP开发服务平台
' w* u) N, P4 u3 z　　Vdd 来源于漏极电源电压, Drain Voltage, 用于 MOS 晶体管电路, 一般指正电源. 因为很少单独用 PMOS 晶体管, 所以在 CMOS 电路中 Vdd 经常接在 PMOS 管的源极上
% U9 f$ T! l& g; d' f9 ]　　Vss 源极电源电压, 在 CMOS 电路中指负电源, 在单电源时指零伏或接地.
　　Vee 发射极电源电压, Emitter Voltage, 一般用于 ECL 电路的负电源电压.
! V" T  W* x1 q, C+ C" L　　Vbb 基极电源电压, 用于双极晶体管的共基电路.DSP交流网 DSP学习第一论坛 DSP技术应用与推广平台 DSP开发服务平台
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　　单解：
) i- A: P& v0 L6 F　　VDD：电源电压(单极器件);电源电压(4000系列数字电 路);漏极电压(场效应管)
+ R$ X+ p/ y' `$ T　　VCC：电源电压(双极器件);电源电压(74系列数字电路);声控载波(Voice Controlled Carrier)
　　VSS:：地或电源负极
9 L+ ~! z' x4 g1 @) k! {! @　　VEE：负电压供电;场效应管的源极(S)
　　VPP：编程/擦除电压。
　　详解：
　　在电子电路中，VCC是电路的供电电压, VDD是芯片的工作电压：
+ u( a  a( d, Q! W& \　　VCC：C=circuit 表示电路的意思, 即接入电路的电压， D=device 表示器件的意思, 即器件内部的工作电压，在普通的电子电路中，一般Vcc>Vdd !
　　VSS：S=series 表示公共连接的意思，也就是负极。
　　有些IC 同时有VCC和VDD， 这种器件带有电压转换功能。
5 s% s* I+ z3 K7 `! P　　在“场效应”即COMS元件中，VDD乃CMOS的漏极引脚，VSS乃CMOS的源极引脚， 这是元件引脚符号，它没有“VCC”的名称，你的问题包含3个符号，VCC / VDD /VSS， 这显然是电路符号。

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下面是今天看到一些为I觉得好的资料，给大家分享下：
Allegro画元件封装时各层的含义
pad目录

* O; i9 k! g+ P: F/ Z: q: `% v
- b* r! T; B( C9 c$ B9 }' tpsm目录（或者把PSM目录分为：shape目录、flash目录、package目录）
% p5 |2 M' g0 l3 F1 Q- }; T/ }
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* S* H. {$ B& l2 q  a( C
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封装制作步骤（前提是焊盘建好了~）
1、添加管脚，可用 x 0 0 命令来定义第一个点的位置；


2、添加装配外形，设置栅格25mil，选择ADD->Line
class和subclass 为 PACKAGE GEOMETRY/ASSEMBLY_TOP；
   添加丝印
" P' N7 @: l: [2 Hclass/subclass为PACKAGE GEOMETRY/SILKSCREEN_TOP;
% j2 m$ R$ x) ]2 J

* H* G  d" n; \  V3、添加标号RefDes
class和subclass 为 REFDES/ASSEMBLY_TOP;输入U*；放在器件的中央；
class和subclass 为 Device Type/ASSEMBLY_TOP;输入DEV；放在器件的中央；
3 _) C' e( S( V2 ]/ T% `

% M% L# A4 k4 D0 q% \2 V% k; ?. Zclass和subclass 为 REFDES/SILKSCREEN_TOP;输入U*；放在器件的上侧中央；
class和subclass 为 Device Type/SILKSCREEN_TOP;输入DEV；放在器件的上侧中央；


1 S: }7 H* R  J! l4、生成封装边界，点击SHAPE ADD；画出封装的边界。可以检测器件没有放重叠；
8 I; y1 N& Y# ]. s& A9 }) O- Sclass和subclass 为 PACKAGE GEOMETRY/PLACE_BOUND_TOP；
: ~) q2 Y# @1 P+ W6 q
# ~  X5 j5 u/ i. c/ G6 L9 j2 W9 H0 y# p
4 F- [& k$ O" U5、定义封装高度（可以选择）
选择Setup->Areas->Package Boundary Height;
* e( l/ H% ~) G* sclass和subclass 为 PACKAGE GEOMETRY/PLACE_BOUND_TOP；
% d5 }8 ^$ V7 j0 ~4 E3 ]点击刚才画的封装边界，输入高度；

8 N8 d! W- C5 m+ j  q
: @5 y: |4 b- D6 i! L6、添加测试点不能添加的区域（可以选择），点击SHAPE ADD；添加阻止测试点放置的区域；
. A" w/ J4 V$ P: P' p; l9 D4 kclass和subclass 为 Manufacturing/No_Probe_TOP；
5 ^$ ^1 R2 v! H" d

PCB封装的一些规范：
% k) k( M; p6 P5 }0 o+ v1、在LOLDERMASK_TOP层定义的大小规则：在尺寸允许的范围下，相对BEGIN LAYER层，可以大10mil（两边相加，
* F: K5 m' J1 f7 [" Z5 c   一边就是5mil）;在小尺寸下，大6mil;


5 v! m, t: m# G( ^5 l0 \* x7 w2、对于普通的通孔器件，REGULAR PAD 比DRILL 大20mil； 其它特殊通孔视情况而定，比如说打的过孔可以只大10mil;
( F. {: h& e# }5 u( Q6 M; g

3、对于普通的通孔器件，THERMAL RELIEF、ANTI PAD比REGULAR PAD大20mil；其它特殊通孔视情况而定；

7 ^# f; s! W2 ]
2 e' N# }! ?8 E( e/ [2 Z* u4、做器件时必须把DATASHEET做上标记，DATASHEET的名称改为所做器件的名称，然后拷贝到集中的目录；
9 o" C' d9 B# J, W" H. X2 ?# `
6 O1 u7 W0 i% y) A) ?! O1 K
做双排封装的时候
1 j  j& O+ H7 l1 J1、 e   = e;
2、 e1 = Hmax + 24mil(0.6mm) - 焊盘的长度;
1 D1 U* ]$ {) \1 O7 Q1 p: p3、 E   = Emin - 20mil(0.5mm);
4、 D   = Dmax;


. V1 ?; i7 b- |1 |3 v: f大部分是复制的，莫喷。

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焊盘制作各层介绍：

silkscreen top:是字符层，一般称顶层字符或元件面字符，为各元器件的外框及名称标识等，都用此层进行布局，个人认为最好与place_bound_top相同，且带有1脚标识。  

assemly top：是装配层，就是元器件的实际大小，用来产生元器件的装配图。也可以使用此层进行布局；外框尺寸应该为元件除焊盘外的部分（body size）；  

place_bound_top：是元器件封装实际大小，用来防止两个元器件叠加在一起不报错。外框尺寸需要包括焊盘在内。  

1.

关于焊盘的准确尺寸，大家可以去网上下载软件LP Viewer ，我装的是LP Viewer 10.2，也许现在有更高的版本，这里有国际标准的封装及尺寸，画元器件焊盘及封装的时候，可以参考这个软件。

2.

2.1 Regular Pad：具体尺寸更具实际封装的大小，可以参考LP Viewr里面的尺寸。  

2.2 Thermal relief：热涨缩间隙，常用于相同NetList的填充铜薄与 PAD 的间隙。通常比Pad 直径大 20mil(0.5mm)，如果 Pad 直径小于 40mil，根据需要适当减小。  

2.3 Anti Pad：抗电边距，常用于不同NetList的填充铜薄与 PAD的间隙。通常比 Pad直径大 20mil(0.5mm),如果 Pad 直径小于 40mil，根据需要适当减小。  

2.4 SolderMask：通常比规则焊盘大4mil(0.1mm)。  

2.5 Pastemask：通常和规则焊盘大小相仿。  

2.6 Filmmask：应用比较少，用户自己设定。

  

再次归纳：

1.贴片焊盘要有SolderMask_TOP和Pastemask_TOP。 通孔要有SolderMask_TOP和SolderMask_BOTTOM，因为两边都要露在外面。

盲孔要有SolderMask_TOP，因为一边露在外面。

埋孔焊盘不需要SolderMask和Pastemask，因为都在里面。


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. }7 ~0 }6 h/ K1 L7 }. N& Z
4 X" }; p' ~4 e3 y; L# L" ]) B

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之前就一直有和我一样的朋友问我怎么样预览cadence自带的封装，我在这里给大家总结一下。  直接上图！

Aiby2015

我回来了！！！！  cadence我还会继续 ，现在大4 有创业的想法 但是我认为对于自己喜欢的东西还是得继续学。前段时间因为考研，放下了cadence，现在我打算从新再来！考研当天出意外 。。。。也就不提了。。。。

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bingshuihuo 发表于 2015-8-27 20:03
没有关系   只要加油  肯定会做的更好

3 ^1 E; e8 A0 `* N恩 好 最近回家 也没做 但是我会坚持的

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bingshuihuo

没有关系   只要加油  肯定会做的更好

Aiby2015

放假了，有几周没学习了。现在放假有点时间了。接下来 我要继续学习我喜欢的东西，当然我也会持续在这里记录。因为我打算考研可能只有晚上的时间。
! X: P7 Q: N* u3 O* A+ b前面没花时间真是内疚。

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wtr_allegro15 发表于 2015-7-6 09:01
学习！！

哈哈 我就是没事干瞎逼逼

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我打算做手工板 所以需要将pcb打印到转印纸， 可是我现在在allegro转印出来的pcb图铺铜部分并不是实心 的 ，我担心会断路所以求大家帮帮忙。。。能解决么？

wtr_allegro15

学习！！

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这段时间因为考试加上发生了有些事情 我要处理  ，所以有10天左右没有学习了。从今天开始继续记录。

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lg2841 发表于 2015-6-24 10:33
不错，不过最好能在系统有条理一些

! t- e9 {- M6 N4 f# n+ A好！

lg2841

不错，不过最好能在系统有条理一些

Aiby2015

3dworld 发表于 2015-6-19 21:48
' `. W0 p' e6 E7 }; _9 w& m% G7 y非常好啊，一点点的学习

嗯嗯  最近考试，没怎么花时间在上面

3dworld

非常好啊，一点点的学习

Aiby2015

陆陆续续看了1个月左右的于博士视频，今天看完了。制版的大概步骤都走了一遍，从画原理图到allegro到出光绘文件
! ^( t! |7 E+ _- D$ G我现在想知道我下一步是要干嘛？不知道有没有大神能指点一下？我之前的想法是把我画的板子给做出来（手工）。
我最想知道的是我下一步该肿么做呢？ 新手 很迷茫。求指导
下面是我成果：
2 |$ R* {% P3 A7 W temperature measurement.zip (9.29 MB, 下载次数: 4)

2015-6-18 15:04 上传

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