siwave v4.0 仿真中断求助

maxswellyqp

本人初学 siwave，正在使用 siwave v4.0, 正在做 package PI 仿真，一直报出
solver failure, 提示说 BW L matrix is singular, 请各位大侠指教，折腾一个星期，没有任何结果。
多谢了。
) i6 \8 ?' t" G9 t2 X

maxswellyqp

maxswellyqp 发表于 2015-2-13 11:29
' ]1 `: ^- ~: V4 j3 B+ i4 i" D1 dcousins,你好，感谢你的引导，终于搞定了，。
( G  Y. P. Z3 ^; N: @* ^不过不是因为 siwave layer stack中没有 做 fill 操作， ...

hi  cousins,你好，我在家里电脑也安装了 siwave 5.0,不过家里电脑 siwave 5.0 可以正常仿真，而公司安装siwave 5.0 无法仿真通过，总是 停在 30%， 两个安装包一样，系统也都是 xp sp3, siwave 文件也相同，
结果却大为不同，好神奇，好迷惘，不知道你有什么建议么？
0 J- J2 E2 P& Z
另外我上次遇到 port 被忽略情形， 我在家里那台电脑上，确实仅在 TOP 层的 pad 上加了 矩形metal,
% e0 B3 R) ]- _0 S" `( l5 W+ N就可以识别到 TOP 层的 port了，仿真顺利。
: K* c( t( c+ S8 J

cousins

maxswellyqp 发表于 2015-2-13 11:29
cousins,你好，感谢你的引导，终于搞定了，。
不过不是因为 siwave layer stack中没有 做 fill 操作， ...

option里没有信号是正常的。option识别的是非plane的网络
0 y* @1 V/ t" a4 v删除via的plane你直接在allegro里把约束管理设置下重新铺铜就好。
port即使没有plane也是可以识别到的。SIwave还可以用来做射频的s参数提取，trace同样识别得到。没有识别到时因为你+/-都要接触到导体  不能有空的，你自己检查下。
$ u0 p% U& J  T! [" w3 A; d
+ U$ D, H; |7 r' k& T) [+ {3 [

maxswellyqp

cousins 发表于 2015-2-12 21:33
5 Y$ @* E! y7 @' n1 [在siwave layer setup里面

) I- F4 `3 `# C5 Ghi  cousins,你好，我发现现在还是有点问题，我之前跑过仿真是在没有额外添加 plane情形下，
) w9 A2 @/ J. u2 s9 {# `) z# c由于我做的是  电源 网络 s参数仿真，我把电源和 地  pin 在 TOP 层和 SOLD-BOT层都做了 pin group处理，
由于 TOP层都是 Pad，没有 trace 或者 plane,或者 VIA，仿真提示在 TOP 层定义的 port 被忽略了 ，
! B1 k+ F, C: T8 T" p  l% N4 ?; |于是我在 TOP 层 人为加上了 矩形metal,就有了  plane 属性了 ，这时候重新进行电源网络 s 参数仿真，
% A4 n+ g2 w+ j, W- H& `就失败了 。 v5 版本在 30%进度时候停止，  v4报出错误还是以前那样。
就是因为简单在 TOP 层人为加上两个 矩形 metal,就产生这么大的差别，请问还是哪里没有弄好吗？
望回复，非常感谢！
5 h# w- ~5 B) ?

maxswellyqp

cousins 发表于 2015-2-12 21:33
" s6 R% |# u: [+ S在siwave layer setup里面

% Z/ l9 F4 j. M' f* C% n9 I3 Icousins,你好，感谢你的引导，终于搞定了，。
不过不是因为 siwave layer stack中没有 做 fill 操作，而是 在 allegro 界面处没有修改 layer stack,
在 ansoftlink 界面也没有修改 layer stack, 而仅仅是 在  siwave 界面一次性修改 layer stack.
现在我用  siwave v4.0 & v5.0 都可以跑通仿真，不过就是由于 导入后竟然所有的 信号线在 via处都有 plane属性 ，
导致  optional 信号列表中没有任何信号，每次仿真都会 包含所有 信号线， 我试过删除 via 处 多余  plane就会在  option 列表中
看到信号了，不过这样手动删除 所有 via处的 plane很费时间，想向你请教下是否有快捷处理掉  via处 多余 plane方式？
' V, p$ ]+ C6 g- \- W1 J非常感谢！

cousins

在siwave layer setup里面

maxswellyqp

cousins 发表于 2015-2-12 17:31
抱歉下午有点忙
简单来讲 fill dielectric一列的设置你要选择对应的介质。
通常allegro或者其他工具通过a ...

cousins,你好，我的导入过程是这样的，先用allegro package designer 打开 mcm文件，
- P* b) f7 @9 O. N9 M' Y  c然后直接在 allegro 界面打开 ansoftlink.界面如下：
) D% [4 C+ z" {0 O
5 k6 m: |2 S$ s$ P2 ^+ Q然后在 ansoftlink 导出到 siwave,如附件图所示。中间没有看到你说的 fill dielectric 设置啊。
! F$ B3 T  |" H+ x5 P

- Y' M5 u  d/ b+ Y' p0 Y0 N

  k2 g1 V! k4 V1 v  p/ \

菩提老树

maxswellyqp 发表于 2015-2-12 13:19
你好，由于工程文件在服务器上，不能直接发到网上，我能发的只能是 mcm文件，你有兴趣帮我看看？如果可以 ...

& R# u' N+ {; |+ `) C2 O很多时候看不到工程文件，我们就只能猜你的问题。

cousins

抱歉下午有点忙
简单来讲 fill dielectric一列的设置你要选择对应的介质。
6 Q. h9 [+ ^+ k2 K$ w通常allegro或者其他工具通过ansoftlink导入后会默认为CDXXX什么材质，你改一下就可以了。
要是实在不行就重新导入，选择你关心的网络和必要的参考层就好，不要加入太多网络

maxswellyqp

cousins 发表于 2015-2-12 14:11
3 M/ X9 D  d- b! h1 Kmetal层会有fill dielectric  要与有效介电常数匹配。
7 r  z; _& \; g1 I你自己设置过了就应该没问题。
L matrix问题我遇到 ...

cousins，你好，“ metal层会有fill dielectric  要与有效介电常数匹配 ” ，
0 v( P. k1 j. d0 E! N, P& I# X) M可以解释的清楚一些吗，" metal 层要有 fill dielectric "是指什么意思， 在 layer stack 中 看到 metal 层只有材料和厚度设定啊，
5 a- {$ u+ a5 x! O! t9 u7 K$ c$ z你说的 fill dielectric怎么设置的？ “要与有效介电常数匹配” 这个又是怎么实现呢？
如果你有相关文档说明，可否发到我的邮箱  maxswellyqp@126.com, 不甚感激。
" J+ c" V& W5 }9 U" b我折腾这仿真好久了，没有找到解法。
7 ]# E( X8 D. {* z# A

maxswellyqp

cousins 发表于 2015-2-12 14:11
metal层会有fill dielectric  要与有效介电常数匹配。
5 x9 O9 k/ k2 `, E  I9 _( Z你自己设置过了就应该没问题。
L matrix问题我遇到 ...

我现在 BGA substrate layer stack 设置如下：请帮忙看看。
2 ~( D9 E7 [, ^  R5 E名称     类型              材料          厚度
TOP     metal           aluminum     1.45um
TOP_1   wirebond     gold            0
+ O. K& @% ?4 H# {" u0 W" S5 XTOP_2   wirebond     gold            0
TOP_3   wirebond     gold            0   
9 L  E% ?) i- Vunnamed1   dielectric   FR4_expoxy  100um
& p8 i6 ^+ g, J. N5 h: YL1          metal          copper      36um
0 k" z% l2 Z4 z  y+ H9 Z( t. P+ pL1_2      wirebond       gold          0
, V- I- @3 b7 K5 w2 D' ]# wL1_1      wirebond       gold          0
7 @# Z8 E* k- RL1_3      wirebond       gold          0
unnamed2   dielectric   FR4_expoxy   40um
L2                metal         copper      18um
+ v3 v, t% Q, \; m0 P( ~unnamed3   dielectric   FR4_expoxy   60um
' f- u2 y5 U$ x3 d& rL3                metal         copper      18um
- g0 s' G+ v/ ]6 Uunnamed4   dielectric   FR4_expoxy   40um
; M: d% a3 @+ g6 l% eBASE           metal         copper       18um
7 y0 e$ x# h$ {. Xunnamed5   dielectric   FR4_expoxy   100um
5 \* Z7 v/ {9 f2 p# l0 msold-bot           metal         copper      36um
; o, g8 {, L: W; ^4 l
你说的介电常数，没有特别设置，siwave 应该根据材料自动赋值么？
, S0 b$ O; M2 z6 o) {: G0 Ylayout stack 没有看到要设置介电常数的啊？

还请你指点一二，非常感谢。
+ k. l6 F4 F1 C% M
2 O3 Y0 ~4 _2 b# I
" b3 X$ r$ I# l% }* U5 v% X

maxswellyqp

% K& s( j5 D+ j5 J2 ^" L

cousins 发表于 2015-2-12 14:11
% @, t5 I1 \8 c/ Emetal层会有fill dielectric  要与有效介电常数匹配。
2 t/ {! T( y6 y0 v* u6 x7 _$ I# U你自己设置过了就应该没问题。
3 p1 h, z; I. M: X. H+ ]L matrix问题我遇到 ...

cousins,你好，因为我刚使用 siwave 4.0，所以不太明白你说的  “metal层会有fill dielectric  要与有效介电常数匹配” 。metal 层会有 fill dielectric 是什么意思？ 还请你多多解释。非常感谢！
, w3 L# X; n) F$ B0 R3 Q( j
1 ^) c* c. a8 k2 P
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% p8 B4 Y5 t4 S% o3 h7 e

cousins

metal层会有fill dielectric  要与有效介电常数匹配。
+ A2 A4 p; n! [1 W你自己设置过了就应该没问题。
L matrix问题我遇到过几次，通常都是这个地方的设置出现问题。

maxswellyqp

cousins 发表于 2015-2-12 13:41
重新设置下叠层，你应该是通过ansoftlinks导入的，填充介质出现了非法设置。

你好，对的，我是通过 ansoftlink导入的，不过我已经设置过叠层，substrate 是4层， 介质层是 FR4，
2 E; u7 e0 P4 a) D+ s你说的填充截至出现非法设置是什么意思，请指点一二。非常感谢。
4 V! d8 S* N  a2 n; ~" @

cousins

重新设置下叠层，你应该是通过ansoftlinks导入的，填充介质出现了非法设置。

maxswellyqp

菩提老树 发表于 2015-2-12 12:35
% r$ P1 E1 G& I; O9 Y& M( q如果方便，可以把工程文件放出来，有可能是你现在的版本低。

+ b3 t# B. B# ~1 o9 K我用 siwave 5.0 版本仿真，总是跑到 30%就停了，没有任何提示，怀疑是没有破解好，


并且有时候 v4.0 可以仿真的 case,用 v5就不能仿真，也是跑到 30%就停了(从任务管理器看到的).
想问下哪里可以下载到 v5.0， 想仿真下封装性能，折腾了半个多月，没有进展，没有办法，
# {8 d  L0 a# N+ F" e  v5 |希望告知相关信息，非常感谢。