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[Cadence Sigrity] allegro SI仿真中的VIA该如何设置

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1#
发表于 2013-11-11 11:11 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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如题,allegro SI仿真中的VIA该如何设置1 U4 m& k3 Q. d+ z: X+ c
9 F6 |- x+ `' q7 N
我使用的是allegro软件默认的设置,
0 l8 a  ?( G# r$ h2 ~
' R$ Q. a. j" ?8 b% N; A* h* \% o1 C在仿真时,提示找不到VIA 的模型

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2#
发表于 2013-11-13 22:41 | 只看该作者
哥们牛逼啊。你是11月11号11点11分11秒发的帖子,注定一辈子光棍啊。。。。。。。。。。。

该用户从未签到

4#
发表于 2013-12-24 16:58 | 只看该作者
顶2楼,哈哈哈哈哈
8 ~2 v4 C. l* h! L  d- `
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