ADC的数据线需要等长吗

flywinder · 发表于 2025-10-31 10:53

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型号 AD4630-24BBCZ如下图，8根数据线需要参考clk等长吗，

超級狗 · 发表于 2025-11-4 08:15

Dcpc086397900 发表于 2025-11-3 18:40
2 b+ I5 P( ?8 c! _我想说个度的问题。
" k6 i3 P& e9 V4 W- {理论上，时钟是为了内部电路接收信号的，因此，采样瞬间，要求采样是我们预期信号。对 ...

這裡有個網站可以約略計算等長（Length Maching）的最大容許誤差，計算的原則如下。

Length Matching Rules

High-speed signals: Match within ±5% of wavelength
Critical timing: Match within ±2% of wavelength
Clock lines: Match within ±1% of wavelength$ ?5 }; f- T; D L3 c2 ]6 l

但切到簡體中文模式，這幾句話就不見了！

狗弟的工作習慣是，最好設設計指導書（Design Guide）中有明確建議，沒有的話就找速度相近的總線建議當參考，再沒有的話才來這種網站算算看。

PCB Trace Length Calculator - PCB Tools - Bozhong Materials

huo_xing · 发表于 2025-10-31 11:01

这种一看就是并行线。理论上需要，但是实际要不要做看信号速率，不是特别高级的adc一般都可以不做。高速的adc一般是差分输出

超級狗 · 发表于 2025-10-31 11:55

本帖最后由超級狗于 2025-10-31 13:11 编辑

DDR Mode SCK Clock Period = 10ns（約略）
訊號也就約略 100MHz 等級，理論上與早期 200MHz EDO DRAM 相當。

超級狗 · 发表于 2025-10-31 13:07

之前有人發過這個 PCB Layout Design Guide！

earth天王 · 发表于 2025-10-31 13:54

需要高速的adc一般是差分输出

huo_xing · 发表于 2025-10-31 20:36

超級狗发表于 2025-10-31 11:55/ A" D( j% l9 j, N; c4 d0 E' Y
DDR Mode SCK Clock Period = 10ns（約略）2 K% w1 V7 I! V' _4 s" }2 T1 b) z
訊號也就約略 100MHz 等級，理論上與早期 200MHz EDO DRAM 相 ...

严格来说，等长针对的数据和时钟之间。数据线内部是没有要求的。但是pcb设计为了方便，所有数据时钟打包成一组，方便好记。
就这个图上参数来说，clk和data之间时序要满足tHSD0和tDSDO之间的差值。也就是最小5ns左右。考虑信号过冲，抖动等按1ns算。普通FR4板材，1ns的延时完全可以忽略。

Dcpc086397900 · 发表于 2025-11-3 18:40

我想说个度的问题。
理论上，时钟是为了内部电路接收信号的，因此，采样瞬间，要求采样是我们预期信号。对于频率低的时钟，其实要求很不严格，所以几乎不考虑等长，速度越高，对等长要求越严格。
所以要考虑度的问题，就是速度的问题。

yangjinxing521 · 发表于 2025-11-4 09:58

超級狗发表于 2025-11-4 08:15$ s, j2 Y, C4 u" i
這裡有個網站可以約略計算等長（Length Maching）的最大容許誤差，計算的原則如下。
5 y; A/ x% s; g' D! G! [2 a' s K h( J4 q: {( W
Length Matching ...

大佬请问，这里的信号速度是按芯片的最高频率算的吗？还是最高频率再乘以5，按最高带宽算？
例如：品牌：ST(意法半导体)

系列：STM32L4

安装类型：SMT

封装/外壳：UFQFPN48_7X7MM_EP

工作温度：-40℃~+85℃

接口：CANbus, I²C, IrDA, LINbus, QSPI, SAI, SPI, SWPMI, UART/USART

零件状态：Active

CPU内核：ARM Cortex-M4

主频速度(Max)：80MHz

huo_xing · 发表于 2025-11-4 10:59

yangjinxing521 发表于 2025-11-4 09:58# {2 q( @- ]8 a+ l( J- i5 E
大佬请问，这里的信号速度是按芯片的最高频率算的吗？还是最高频率再乘以5，按最高带宽算？
; s8 r2 J, D7 [. x例如：品牌 ...

你提的这些接口都是低速外设。pcb上只要连通都不会有大问题。
去看mcu的时钟树，上面都有每种功能单元的工作时钟

Dcpc103055205 · 发表于 2025-11-5 09:36

不需要严格等长，但建议尽量控制长度差异在较小范围（如几纳秒的延迟差）。若布线空间允许，可将 8 根数据线和时钟线的长度差异控制在5% 的波长以内（以最高频率计算，实际工程中可放宽到几毫米），以减少潜在的时序偏差。重点保证每根数据线自身的阻抗连续性（如线宽一致、过孔最少），并做好数字地与模拟地的分区隔离，避免串扰影响采样精度。

huo_xing · 发表于 2025-11-5 10:34

Dcpc103055205 发表于 2025-11-5 09:36
4 O+ R$ R9 Y7 s4 q Q不需要严格等长，但建议尽量控制长度差异在较小范围（如几纳秒的延迟差）。若布线空间允许，可将 8 根数据 ...

几纳秒延时什么概念？常规fr4板材，表层布线1000mil延时167ps。1ns误差对pcb走向来说完全不用考虑。

zhjook · 发表于 2025-11-5 12:09

对于并行信号来是要求等长的，因为每根就是一个数据位，根据时钟来组成一组数据，不等长就会累计时差，时间长了就会累计出现错码

Dcpc103055205 · 发表于 2025-11-5 14:09

huo_xing 发表于 2025-11-5 10:34
5 R/ N& x6 ^8 Z n: r几纳秒延时什么概念？常规fr4板材，表层布线1000mil延时167ps。1ns误差对pcb走向来说完全不用考虑。

几纳秒延时” 是一个非常微小的时间尺度，1 纳秒（ns）等于10的-9次方，以常见的 FR4 PCB 板材为例，电信号在其中的传播速度约为6 英寸 / 纳秒（或 15 厘米 / 纳秒）。这意味着： • 1 纳秒的延时对应信号在 FR4 板上传播约 6 英寸（约 15 厘米）的距离； • 几纳秒的延时则对应十几到几十厘米的走线长度差异。在 AD4630-24BBCZ 这类中低速 ADC 的布线场景中，几纳秒的延时差异不会对时序造成实质性影响，因此无需严格要求数据线与时钟线等长，只需控制在合理的长度差异范围内即可。(如：若需控制 3 纳秒内的延迟差异，对应走线长度差需控制在18 英寸（约 45 厘米）以内）。

huo_xing · 发表于 2025-11-5 14:34

Dcpc103055205 发表于 2025-11-5 14:098 w/ A1 Y4 L6 O& U4 }. q! d0 B
几纳秒延时” 是一个非常微小的时间尺度，1 纳秒（ns）等于10的-9次方，以常见的 FR4 PCB 板材为例，电信 ...

除了会问ai，还需要自己会思考。1ns对应15cm走线长度，你知道pcb布线中15cm意味着什么吗？
需要等长的信号一般都是在同一功能模块或者摆放在附近，这就决定了走线基本长度都差不多的，能把布线误差搞到15cm的可能性有多大？
所以上面最开始就说了ns级延时误差不需要考虑。

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