TA的每日心情 | 慵懒
2021-4-2 15:00 |
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签到天数: 1 天 [LV.1]初来乍到
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第1组线与第2组线之间本身存在耦合，只建1组线的端口的时候，另一组线没有对地50ohm端口的内阻特性，相当于悬空的，两组线都建端口的时候，另一组线不是悬空的，这种差异下第1组线耦合到另一组线的S21也是有差异，所以仿真结果有差异。- }; d* {! u0 t' B
另外建端口不同，网格剖分也不一样，计算结果当然有差异。
& }( _1 J G7 T* `% [7 Z还有，两组同时做TDR，1组能量耦合到另一组并和另一组TDR叠加，这和单独做有差异也是正常的。
! W3 Q, U7 y7 r* N* ?: X% [以上误差一般都比较小，没有必要太关注。就像你为了加快仿真速度，把PCB切小块一样，本身就带入了误差。
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理论上正确的做法：* Y) J, Y; L# o( \0 J) T1 C
一组网络在仿真时，其他网络应该建端口一起提取S参数，串扰小的可以不考虑，或者切PCB后直接删除其他网络' T7 _6 |4 y3 r y
在circuit界面里做TDR的时候，空闲的端口应该用该网络特性阻抗一样的电阻接地，避免悬空
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关于理论上要不要两组一起仿，个人认为没有必要，
, E4 F4 d8 w6 `! H% }9 [8 ]# W首先前面说的，误差是必然存在的，这么小的误差可忽略，
# [& ~5 }( m) E8 G2 X# U我们在仿TDR的时候如果要考虑两组线同时工作，那为什么不一起考虑整个板子的所有网络都同时工作的情况呢，而且不同网络之间还不同步，是不是每一种同步情况都要做？那就会有无数种信号时差。同样是网络，难道同一类网络同时工作有串扰要考虑进去，其他网络的串扰就不是串扰？这显然不合理。说极端点，MIPI的CLK和Data之间有上升沿重合的情况，也有CLK上升沿和Data下降沿重合的情况，还有Data电压不变的情况，那是不是分很多种结果？而且CLK和Data之间的时差要不要引入？两组同时做但显然不可能CLK和Data同时发信号啊，做这么真实那已经不是TDR仿真了，而是时域仿真
z$ D) L0 o7 U/ h. e1 d' `/ f5 A9 pTDR所反应出来的就是PCB自身的特性，工厂打板出来是什么样就已经是固定了，应排除外来干扰因素。 |
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发表于 2024-4-23 11:00