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本帖最后由 hawk1226 于 2022-8-25 12:00 编辑 1 U3 M0 f* ^8 }2 t, _5 }
% z7 P; D0 @4 \+ M, S最近做一个项目，外购CPU核心板，自行开发接口板；9 {& s, I1 U( C+ x' U
接口板设计了千兆PHY，最后发现网络在千兆模式下传输失败，
8 x0 T: K2 l' r: I: d经过测量信号SI发现，TX信号在PHY端变形，上升沿变缓，
) ?) R4 J# |0 i8 h% c! H. k而在厂家提供的开发板上，信号没有变形；
; z) R. Y, R, H- R1 J" G厂家开发板RGMII设计走线 4mil，我司设计接口板RGMII设计走线 6mil（50Ω）。
# B9 K5 M' y1 }1 c. J+ B我猜测核心板走线设计应该是 4mil （50Ω）。
8 |5 M- D% q2 c
5 B$ [( m$ @& Q. X各位同仁，关于这类设计中，应该怎么来设计PCB叠层。! }6 c- t# A# g% I' y- y7 B6 A
有没有好的意见建议。
. M& V1 h i/ [9 ]3 r c9 p/ ^) W- v- t* I+ [
谢谢！2 Q8 h# u2 ~" W/ X4 {
1 I) w6 C" N9 J" O
) `( _1 b4 G. R9 ~2 B8 S$ \5 q; }% H2 E
归纳一下：
9 M0 _1 d7 W; L& a& f) C+ j两个PCB对接，阻抗设计是否应该成相同的线宽.
6 |: p* T* y, h比如，核心板8层，4mil=50Ω；接口板 4层，6 ^3 }2 v2 L6 ]. r7 D1 n: K
方案一、接口板根据4层设计，空间较大，可设计成 8 mil = 50Ω；这样衰减小。
7 c. C+ |, C9 m# S7 i方案二、接口板4层，但根据对接核心板的线宽，设计成 4mil=50Ω；! X _& c" ~! _
这两个方案哪个更可行，根据我这个项目测试结果来看，方案二信号质量更好。
2 G4 U7 ^0 ^8 V4 c8 K, B, [8 S9 K/ n( _$ J' ?
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发表于 2022-8-24 20:43
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