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本帖最后由 hawk1226 于 2022-8-25 12:00 编辑
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& _* j! F9 V* |- L; S最近做一个项目，外购CPU核心板，自行开发接口板；% p/ Y8 v+ w( H; M# v7 e
接口板设计了千兆PHY，最后发现网络在千兆模式下传输失败，
8 ?/ k5 h) I, E' m( b经过测量信号SI发现，TX信号在PHY端变形，上升沿变缓，; l# k. x3 i( B; v( v* p/ y& r
而在厂家提供的开发板上，信号没有变形；
4 x; V" c- a# P0 L6 l, b厂家开发板RGMII设计走线 4mil，我司设计接口板RGMII设计走线 6mil（50Ω）。0 O0 k. i2 H! I0 x& u9 H" S8 _
我猜测核心板走线设计应该是 4mil （50Ω）。( C! y9 O& L7 y1 B- z# X! X( f
* P: y* n( ]; i; ?- N/ Z
各位同仁，关于这类设计中，应该怎么来设计PCB叠层。
+ |& @2 V, \9 t有没有好的意见建议。
9 v: p0 f2 P: E1 W* C$ q
9 r5 F% v* r' r谢谢！0 b' R6 X9 @7 ]& C
P7 M9 d8 M3 e0 v( ?5 V1 c4 _6 Z7 J- I: y
4 F: S5 p9 r. s, N$ A
归纳一下：- v: S# s* A: H5 m6 A' C
两个PCB对接，阻抗设计是否应该成相同的线宽.& r1 g( [) @) {
比如，核心板8层，4mil=50Ω；接口板 4层，
- g( ]/ t# z" b& n) H方案一、接口板根据4层设计，空间较大，可设计成 8 mil = 50Ω；这样衰减小。/ H+ |2 V2 u$ [5 {. c5 `( ^
方案二、接口板4层，但根据对接核心板的线宽，设计成 4mil=50Ω；
- X7 t7 h5 G- _! I: _( C这两个方案哪个更可行，根据我这个项目测试结果来看，方案二信号质量更好。
2 J+ y4 L7 F, ?' T/ ^: C4 C; y& |3 D; W& }3 O
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发表于 2022-8-24 20:43
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