TA的每日心情 | 擦汗
2020-1-14 15:59 |
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问一个CYCLONE III时钟输出驱动DA芯片的问题
2 H- ^- j T D K. g9 M& J: M3 z6 L) F" _3 ~6 Y
3 t& y# }8 I# C9 Y) O; O# I) U: J; l$ ^. g
想用CYCLONE III产生一个100Mhz的时钟信号给一款12BIT的DA芯片
1 s7 j/ v4 K4 e( y2 o! h* A
7 g. Y/ E8 \" ~: L使用CYCLONE III内部的PLL CLK时钟专用管脚输出是否可以输出比较稳定频率的时钟？9 M4 I) k- N7 r. N, c: b
; c' N! G& o) R
4 V0 ?" s+ d8 g5 S J- I7 ~1 E8 M2 X3 q
由于驱动DA芯片的接口包括时钟管脚、12位数据管脚于几个控制管脚
! T! ~) l' R8 i( c2 j! m" v
: v8 T9 B" V( N, k
+ N4 s: I' d0 i! ? P6 i& b; Z
: ]3 ]$ p) d; c% q' o这个方面之前没接触过，那位有经验的朋友可以说说大致如何做比较好？3 p5 d. d) R, g1 S
% K& H$ I8 a3 d$ Q% S* [6 T0 T: P9 O
5 X1 o& r( o: d+ U
: d' f. E5 j, w) u w; ^
在使用PLL CLK专用时钟输出管脚是不是使用P级，有哪些注意事项么？
( C. |4 @0 P. D+ P8 I: f |
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发表于 2011-11-9 09:51
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