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生成网表出错

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1#
发表于 2011-9-17 19:19 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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看了于博士的视频,想把某一页的原件快速放到pcb上,添加page 参数,设置page参数,按照视频上的 ,设置输出网表参数。
) W% C9 h: R' g5 l+ D  D" D出错了。
2 Y9 _& Q" K  O( m2 C" {   以前能够正常输出网表。  那个大侠能帮忙啊
3 m  {6 m7 t! i# Y   session log的内容如下:, k1 q' _0 G8 [* Z; Q& k
Design Name:1 n+ |) D0 J8 o( r& ^. |
G:\lianxi\DSP\dsp.dsn
" z8 t  y6 j8 `) A* x5 g) \Netlist Directory:
! d, c' o( e- g8 HG:\LIANXI\DSP\allegro_PAGE
. x+ ?. o3 ~5 C, P0 u3 jConfiguration File:2 D- h6 k6 O2 f7 X8 q8 h+ P) N- B* f
D:\cadence\SPB_16.3\tools\capture\allegro.cfg& u: X: W/ ]6 [

* b2 |/ I; z( _( t! SSpawning... "D:\Cadence\SPB_16.3\tools\capture\pstswp.exe" -pst -d "G:\lianxi\dsp\dsp.dsn" -n "G:\LIANXI\DSP\ALLEGRO_PAGE" -c "D:\Cadence\SPB_16.3\tools\capture\allegro.cfg" -v 3   -l 31 -s "" -j "PCB Footprint"
1 C% k* L! o, R+ D  t- t0 ]#1 Warning [ALG0051] Pin "GND" is renamed to "GND#1" as visible power pin of same name already exists in Package AUDIO_RJ , J6: SCHEMATIC1, OPA_BUF (360.68, 53.34).& o! N% D. K/ d% c; g0 {
#2 Warning [ALG0051] Pin "GND" is renamed to "GND#6" as visible power pin of same name already exists in Package AUDIO_RJ , J6: SCHEMATIC1, OPA_BUF (360.68, 53.34).
1 o4 W# ?0 d, q#3 Warning [ALG0016] Part Name "SW PUSHBUTTON-DPST_RESET_DSP-RESET" is renamed to "SW PUSHBUTTON-DPST_RESET_DSP-RE".
( o8 B0 h$ X4 U+ c" @& J2 B#4 Warning [ALG0016] Part Name "TMS320C6713GDP_BGA272DSP_TMS320C6713GDP" is renamed to "TMS320C6713GDP_BGA272DSP_TMS320".
4 ]4 Z5 m$ p  P3 `, B#5 Error   [ALG0013] Conflicting values of following Component Instance properties found on different sections of U6.6 E/ j: h/ F4 {( N# l" ]1 U1 v' f
              PAGE3 U# F" |9 {7 A) ~% W6 M( k. T
#6 Error   [ALG0013] Conflicting values of following Component Instance properties found on different sections of U6.
5 u" n' Z; t- X5 {              PAGE7 I$ {1 U8 o: s+ j3 C7 I
#7 Aborting Netlisting... Please correct the above errors and retry.! G" b0 T3 A  G4 T

( d7 Q9 A/ ]6 q; y, }2 DExiting... "D:\Cadence\SPB_16.3\tools\capture\pstswp.exe" -pst -d "G:\lianxi\dsp\dsp.dsn" -n "G:\LIANXI\DSP\ALLEGRO_PAGE" -c "D:\Cadence\SPB_16.3\tools\capture\allegro.cfg" -v 3   -l 31 -s "" -j "PCB Footprint"& i- d- y/ I% u
9 p" D1 G  s, A% W

6 ?2 p' U9 ]9 t2 B- X8 H) I; V" E*** Done ***) Z9 U5 I/ {0 O, m9 \: F1 c9 o/ S1 K

该用户从未签到

2#
发表于 2011-9-17 19:45 | 只看该作者
U6不同部分发现相互冲突的元件实例属性?' o( x0 Q3 m5 E9 i$ ?( L
大概你是层次设计的吧?$ ?$ i/ r, C4 |7 z
我没用过层次设计,不大了解啊。
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