TA的每日心情 | 擦汗
2020-1-14 15:59 |
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在saber里面如何将verilog格式的逻辑创建成可调用的模块？5 j4 S4 C- [; v, Z n3 A$ d2 ]
) J% c) C# M- u' G* T' J. i0 e( o4 p/ f8 L
" c; L' E/ A: b, M' U: Z1 H; k- Osaber是不是只支持VHDL格式的？如果是verilog格式的是不是还得通过工具转换下呢？) K/ v4 m: n) y) i( a
4 Y/ o/ A. Z. _& l' w
. K! X* M% v9 H& B
& T. q4 J7 G8 {: z$ g: r- u! A+ Y" W如果只支持vhdl格式的话，那如何才能把数字逻辑编程对应的可调用模块呢？* u; J! {' F8 X& G# v
5 @: @$ C# h2 [: i+ X
9 o! Y0 e b, b/ @- m6 x
! f& ~8 H* _6 V0 \2 I9 k k0 |见saber自带的例子里面好像有数模混合的例子，但是不清楚这些例子中用的vhdl代码是如何变成可调用的模块7 ^; k& @) H# e' t0 l; O5 m
$ G+ s+ R4 w# Q( ^. t% ~# Z! M' f2 h* s! d) r' R6 I
6 Y" |# K& M, z0 Z. l
不知哪位达人可以详细讲解下设计流程 |
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发表于 2010-9-29 20:12
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