|
|
EDA365欢迎您登录!
您需要 登录 才可以下载或查看,没有帐号?注册
x
最近接触DSP(TI的CC6678)和FPG(赛灵思的K7,V7)。涉及到几种并行serdes,比如PCI-E,SRIO,HyperLink,JESD204B. f7 B2 [3 O6 F' @
然后,我看到之前他们做的板子,全部都做了RX,TX组内的5-20mil级别等长。8 u' x3 g1 o& N4 h% e
然后我就不太确定了,虽然说做了板内可能没问题,但过背板,鬼知道信号走多元,这绕的线,损耗,串扰太吓人了。" ^- C- c* S2 G, c) T+ \. x. \6 ~
目前就有一个板子PCI-E3.0数据跑不起来,还有个204B设计12.5G,只能到6G,绕线绕到姥姥家去了都。( _5 |' @0 a# c! H) X$ `
# }7 X$ _6 Y& {* p6 Y我很早之前用PCI-E查过资料,intel有说这个R,T只需要差分做好就可以, RX,TX的class内无需等长,因为内部有对齐机制。( X- p( \- N2 Z _
然后我看了TI的user guide,说让这几种全都要等长....................但是就基于PCI-E的说法差异,我不得不对TI的另外几种等长持怀疑态度。# T9 w! b. X. j5 k
但是其他几种,我死活没查到准确的时序方面的说法,到底用不用等长。只是说了,在PCS层,lane都有align功能,但只是提了一下。# Z/ u. _0 M( H0 m+ ^" B
所以请教下,有做过的大神,有没有这方面的资料,明确解释下lane的对齐,到底要不要等长。
+ i% V; v0 B( F3 p0 C* r1 R% a3 X& v2 K我这人有强迫症,我关注的问题点,不找到答案心里很不舒服,哈哈。% V9 Z8 j! z& F" N
希望懂得大神不吝赐教,多谢。& v8 r; g/ `+ L
, e3 \* K. r7 j6 B" }3 i: _
我搜出来好多资料,还正在查找,但众人拾柴火焰高,大家一起比我一个人效率高。
" b2 ~% A, u8 [8 K5 V5 a# e呼叫下搜索达人狗大神,给我点过期狗粮
5 |+ a. g) F8 _7 [2 h: k7 H |
|