时钟电平可否改变？

duanjian205 · 发表于 2009-4-14 16:51

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file://xiysdn04/ifcx/COM/07_Functional_Groups/05_CV_Component_Verification/05_Transfer/BaiWuqi/3.bmp 今天想到一个很重要的问题，盼高手解答，谢谢！
我们知道手机基带芯片现在的电平幅度越来越低，很多模块用到1.8V，1.25V和1.2V的，但是外围芯片往往是3.3V power supply。同样，一些memory采用1.8V power supply,而memory controler 采用3.3V I/O voltage leve了。这样搭建外设的时候需要用到BUS Switchh或者MOS管把低电平信号拉高到3.3V高电平信号。但是请问对于时钟信号，这样做也可以吗？盼望高手解答，谢谢！

liqiangln · 发表于 2009-4-14 17:23

如果电平不符合，说明你芯片选错了，如果你选带DDR控制器的controler，那么他的这部分接口电平一定是1.8V还是2.5V的，如果你选DDR2的controler，那么接口电平一定是1.8V的。

3.3V的 I/O只可能是SDRAM。

duanjian205 · 发表于 2009-4-15 10:26

谢谢版主回答。我的意思是如果我的芯片I/O电平为1.8或者2.5V，而外围芯片却是3.3V的，比如一些门电路。这样可以用ＭＯＳ或者ＢＵＳＳｗｉｔｃｈ将信号从低电平拉高到高电平，那么这种方法对CLOCK信号是不是也适用？

liqiangln · 发表于 2009-4-15 10:45

信号如果是低速的，30M以内应该没问题，不过设计吗，就是要求统一性，你能保证数据的buffer和时钟的buffer有同样的延迟，jitter，温升特性吗？
不过100M的高速buffer也是有的，价格吗牺牲点。

duanjian205 · 发表于 2009-4-16 10:20

4# liqiangln

难道数据和时钟需要使用不同的buffer？我的考虑是为了使delay一致，时钟和数据都是用同一块buffer，或者至少使用同一类型的buffer.

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