一）回顾源同步时序计算
4 ?# `7 q3 W2 d/ t+ W9 Q6 A1 d: D
Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup Time
! Q3 i t) k5 p/ t3 `7 a
Hold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time
T+ d: M$ C8 D3 O
下面解释以上公式中各参数的意义：
$ G. m1 w- j- m) {2 X7 `) _: uEtch Delay：与常说的飞行时间(Flight Time)意义相同，其值并不是从仿真直接得到，而是通过仿真结果的后处理得来。
) i2 R; [$ P/ s2 m. o0 r7 K% n
请看下面图示：
3 `. K. u2 p# X( _9 K图一为实际电路，激励源从输出端，经过互连到达接收端，传输延时如图示Rmin，Rmax，Fmin，Fmax。
" W0 @ Y4 ^2 K$ }图二为对应输出端的测试负载电路，测试负载延时如图示Rising，Falling。通过这两组值就可以计算得到Etch Delay 的最大和最小值。
% h, O( @( n: g1 ~( A
; h8 x; \( f8 ]- f
图 1 Raw Etch Delay
0 F0 \, k$ p+ w9 @8 H3 o
$ W4 w% s# U) U4 ?- A, U# n. t图 2 Test Load Measurement
, v7 n! G" ?7 qDelay Skew*：Delay Skew描述的是信号在缓冲输出前时钟和相对应数据的相对位置，如图三所示。SKEW_MIN和SKEW_MAX分别确定了无效数据无效窗口的起点和终点。它们的值可正可负，负值表明数据边沿超前于对应的时钟边沿，反之亦然。
8 |9 Z" p: u% f6 v+ M9 p
0 j$ X @5 L; l" K
图 3 Delay Skew
4 _- `* `3 V3 R- O v
Setup/Hold Time：即接受器件正确锁存数据的最小建立和保持时间。
% U8 t5 e3 `+ @. G从以上叙述可以清晰看出，时序计算公式中的参数可以分为三类：第一类是Delay Skew，由输出端所用器件决定，从数据手册中可以得到；第二类为Etch Delay，由互连电路决定，需要通过仿真和计算得到；第三类为Setup/Hold Time，由接收端所用器件决定，同样可以从其数据手册中得到。
. `- w& S+ S2 i! w( g2 f0 v9 p' j二）使用时钟PLL的系统时序分析
& ], ?. x4 P) H3 M首先，来看一个简单的是使用时钟PLL的系统接口。如图四所示，数据信号通过传输线直接连接，时钟从输出端（Source）出来后输入时钟PLL，然后PLL输出至接收端（Target），PLL自身有反馈回路。
7 r3 ^3 Q# @/ q5 n9 p
9 _* [) v. b, r5 `( D: m1 K/ m3 W2 U图 4 Clock PLL Inte
RFace Diagram
! i6 W* W3 u! Y6 n
从传输网络的角度看，此接口由四条网络组成，分别是数据（data），PLL时钟输入（clkin），PLL时钟输出（clkout）和时钟反馈（clock_fb）。
. ]: P) Y7 k. q
对应于第一部分的计算公式，可以很容易确定第一类和第三类参数，也就是图示的Delay_Skew，即输出端参数，和SETHLD，即输入端参数。下面来确定第二类，即互连延时。
# c( |+ B7 B% a
定义：
, M* _% y- r3 }$ ]' F. i
IC（Clock Input to the PLL）为源端时钟输入到时钟PLL的Etch Delay，
: z6 |3 ?* }2 P! G; G5 Z! F" U# HOC（Clock Output from the PLL）为时钟从PLL输出到接受器件的Etch Delay，
7 Q8 R2 Y7 v8 Z; X n# U2 l4 _
FB为PLL的反馈回路的延时，
; d* b) z/ Q1 [. X
NX为PLL的输入到输出的延时，
; k$ _; n* A6 P* K: b' B2 E3 D
则：
9 {* @5 D' J' \+ l0 Y总的时钟延时
: c& {! b" ?' m- N
Min Clock Etch Delay = Min IC + Min NX + Min OC – Max FB
2 M+ a, f4 m) j# Q; E% U5 J* GMax Clock Etch Delay = Max IC + Max NX + Max OC – Min FB
0 [) r! [; b2 y# d$ T( Y
将得到的总的时钟和数据信号延时代入到时序计算公式，就可以计算出使用时钟PLL的系统时序裕量。
% B. z0 z ~7 V/ P' ?; A
三）使用Quantum-
SI仿真计算使用时钟PLL的系统时序
; o5 Q. |4 I" a8 \+ |8 j+ jQuantum-SI支持时钟PLL系统时序分析，它领先的信号完整性（SI）和时序分析功能可以快速解决此类问题。
5 }& }3 T0 F$ s
Quantum-SI以电路接口为中心，可以在一个接口上建立多个传输网络，而Quantum-SI可以分析这不同传输网络之间的时序关系。如图五，图六所示
% F! K, N1 q1 h9 t0 V- _
/ ^9 t8 E# G& r' L
图 5 Transfer Net
+ Z( R _) l) b `& x2 P
* m3 b: h! i+ Z" {% _; E
图 6 Setup/Hold Margin by variation
( w2 c# ?" w- r: L B图六是在图五的传输网络建立后，Quantum-SI自动仿真分析得到。
( s, j6 i6 ?' a
可以知道，对于系统的时序分析，需要清楚器件内部的时序关系，测试负载的概念与应用，互连传输延时等。而使用时钟PLL的系统，需要清楚时钟信号的传输路径。
# G* p5 A' ]# I6 R0 a; y2 V6 [; I
对于复杂高速的系统时序分析，需要考虑不同参数，如电压/温度/工艺等对时序的影响。Quantum-SI在高速信号完整性和时序分析方面提供了一个完整的解决方案。
+ N5 }* j* O# p+ B7 C
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发表于 2008-12-2 10:50
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