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[Ansys仿真] 使用时钟PLL的源同步系统时序分析

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发表于 2008-12-2 10:50 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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一)回顾源同步时序计算; f7 D4 V" e5 K2 C2 V& i
Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup Time
6 k  s0 Z2 B" f4 n! @Hold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time
' I& c6 A" y6 E7 `下面解释以上公式中各参数的意义:: t: n. J! u+ q+ o" Z
Etch Delay:与常说的飞行时间(Flight Time)意义相同,其值并不是从仿真直接得到,而是通过仿真结果的后处理得来。
* t; R) f1 p+ D请看下面图示:/ Q& [9 E+ z) b9 P- u: M3 I$ v) S
图一为实际电路,激励源从输出端,经过互连到达接收端,传输延时如图示Rmin,Rmax,Fmin,Fmax。6 I# i# b/ {, q5 k+ J! }: @/ b
图二为对应输出端的测试负载电路,测试负载延时如图示Rising,Falling。通过这两组值就可以计算得到Etch Delay 的最大和最小值。) d  \9 ~# C' X5 y! k4 M
6 q  S% V5 N" n' B
图 1 Raw Etch Delay) H) a7 Z9 z5 K" w
. s# B" r. L& u# y5 S
图 2 Test Load Measurement! l9 N0 F0 ^  U4 U/ r0 h
Delay Skew*:Delay Skew描述的是信号在缓冲输出前时钟和相对应数据的相对位置,如图三所示。SKEW_MIN和SKEW_MAX分别确定了无效数据无效窗口的起点和终点。它们的值可正可负,负值表明数据边沿超前于对应的时钟边沿,反之亦然。
7 H: V6 ^- A1 _3 d) E0 {* f
! l. o1 d; Z2 m' s, w! {2 e图 3 Delay Skew7 O+ s8 X& G7 E/ f3 k
Setup/Hold Time:即接受器件正确锁存数据的最小建立和保持时间。
; L- O2 g( Z; p( v; ]$ E从以上叙述可以清晰看出,时序计算公式中的参数可以分为三类:第一类是Delay Skew,由输出端所用器件决定,从数据手册中可以得到;第二类为Etch Delay,由互连电路决定,需要通过仿真和计算得到;第三类为Setup/Hold Time,由接收端所用器件决定,同样可以从其数据手册中得到。
0 T. j8 W( \' N6 g% U1 z- c4 z二)使用时钟PLL的系统时序分析- k8 [  u$ D, w6 m1 _2 }3 ^) a
首先,来看一个简单的是使用时钟PLL的系统接口。如图四所示,数据信号通过传输线直接连接,时钟从输出端(Source)出来后输入时钟PLL,然后PLL输出至接收端(Target),PLL自身有反馈回路。6 l" g, S/ L+ }' j! T

  t" B' q8 _$ p# I( D& n图 4 Clock PLL InteRFace Diagram
+ H4 a5 I, x9 k从传输网络的角度看,此接口由四条网络组成,分别是数据(data),PLL时钟输入(clkin),PLL时钟输出(clkout)和时钟反馈(clock_fb)。& x* f) {7 @9 x
对应于第一部分的计算公式,可以很容易确定第一类和第三类参数,也就是图示的Delay_Skew,即输出端参数,和SETHLD,即输入端参数。下面来确定第二类,即互连延时。; \2 m: g9 j+ ]
定义:1 R0 p' b! ~- b! I5 R( K! r
IC(Clock Input to the PLL)为源端时钟输入到时钟PLL的Etch Delay,$ S+ B9 V% Q9 Z$ _% U1 u9 U
OC(Clock Output from the PLL)为时钟从PLL输出到接受器件的Etch Delay,& n- d' v8 j4 T* p) A( V
FB为PLL的反馈回路的延时,
4 _% Z) T9 m/ s/ {9 u+ kNX为PLL的输入到输出的延时,
. g4 e: N8 B+ w8 q+ f; L则:+ D1 w" D7 N% R5 ]6 z  y# G1 l
总的时钟延时& c& r% u6 L8 \" e2 ?) E* S  z
Min Clock Etch Delay = Min IC + Min NX + Min OC – Max FB
' ^  I! V+ M$ N3 [Max Clock Etch Delay = Max IC + Max NX + Max OC – Min FB
5 X4 z  b8 ]" W6 q7 I将得到的总的时钟和数据信号延时代入到时序计算公式,就可以计算出使用时钟PLL的系统时序裕量。
9 j5 ?7 f5 k# a. S- `, d三)使用Quantum-SI仿真计算使用时钟PLL的系统时序
" Z1 k7 j) F) V0 K( uQuantum-SI支持时钟PLL系统时序分析,它领先的信号完整性(SI)和时序分析功能可以快速解决此类问题。
$ T5 Q6 b9 n0 a) A8 AQuantum-SI以电路接口为中心,可以在一个接口上建立多个传输网络,而Quantum-SI可以分析这不同传输网络之间的时序关系。如图五,图六所示 6 M6 Z) t1 P# q# {6 y' f$ n
5 u; k* o# P( F
图 5 Transfer Net
, \: F0 k: g6 j) z 4 J  G/ c) w! b* ^
图 6 Setup/Hold Margin by variation
) B9 F  ?) y  S2 k9 s* r! |7 q" C图六是在图五的传输网络建立后,Quantum-SI自动仿真分析得到。# v1 T* r  G/ G5 s% R8 u
可以知道,对于系统的时序分析,需要清楚器件内部的时序关系,测试负载的概念与应用,互连传输延时等。而使用时钟PLL的系统,需要清楚时钟信号的传输路径。
" o+ l3 ]8 s: E3 u% |3 ]2 K对于复杂高速的系统时序分析,需要考虑不同参数,如电压/温度/工艺等对时序的影响。Quantum-SI在高速信号完整性和时序分析方面提供了一个完整的解决方案。/ ?( ?! g% w* j5 z
9 c  _& t+ f! k5 T3 c5 B

9 q2 ~# l$ p+ a9 u! F. v[ 本帖最后由 iometh 于 2008-12-2 15:34 编辑 ]

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发表于 2008-12-22 00:17 | 只看该作者
公式中的data rate怎么确定
; h) R" ?: X7 |8 q$ `3 J  l  oDelay Skew就是常说的Tva和Tvb吗

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3#
 楼主| 发表于 2008-12-22 14:35 | 只看该作者
原帖由 sosowhite 于 2008-12-22 00:17 发表 3 ~4 K+ l) ]3 m
公式中的data rate怎么确定+ M; R# Q" ]0 _; ?2 m/ x) b
Delay Skew就是常说的Tva和Tvb吗

) Y" v5 J' m% c4 \7 o5 b1 s% s# |, Y7 e- W9 F- z8 U2 n) u3 Z
data rate为数据率,这里定义为一比特的位宽,比如DDR2-800,则数据的位宽为1/800=1.25ns。  G# K5 \, j; X) U5 q# z1 F

" X' }, a/ w* S" O" _' B' U原理上是这样的,只是具体的定义稍有不同。
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