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[Ansys仿真] 使用时钟PLL的源同步系统时序分析

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发表于 2008-12-2 10:50 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
一)回顾源同步时序计算/ S) a* A3 c( P4 A0 j% [* d
Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup Time
0 N4 ]0 _; U* V+ [3 t9 WHold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time0 y* `% J" _% g0 N
下面解释以上公式中各参数的意义:9 A" J% F9 u, U9 {
Etch Delay:与常说的飞行时间(Flight Time)意义相同,其值并不是从仿真直接得到,而是通过仿真结果的后处理得来。, e4 p- {  I, K
请看下面图示:
* l4 z/ K1 }% N6 P图一为实际电路,激励源从输出端,经过互连到达接收端,传输延时如图示Rmin,Rmax,Fmin,Fmax。8 u% ?% ~" H# ]4 E4 T4 b3 U
图二为对应输出端的测试负载电路,测试负载延时如图示Rising,Falling。通过这两组值就可以计算得到Etch Delay 的最大和最小值。2 B, i4 O/ U  ~6 R, N, @
) W& o0 g7 I/ ~! Z+ e% I; z' \
图 1 Raw Etch Delay
# y: X" R% c, U7 J   I, J/ e8 O" {4 Z0 F
图 2 Test Load Measurement
, O# x9 h* q( D; n% aDelay Skew*:Delay Skew描述的是信号在缓冲输出前时钟和相对应数据的相对位置,如图三所示。SKEW_MIN和SKEW_MAX分别确定了无效数据无效窗口的起点和终点。它们的值可正可负,负值表明数据边沿超前于对应的时钟边沿,反之亦然。- [! [/ [# X6 o$ t# g
# a) A7 c8 U& W) R6 _: Z
图 3 Delay Skew8 F/ V% I# s4 D. V$ ~
Setup/Hold Time:即接受器件正确锁存数据的最小建立和保持时间。
6 \$ e0 q5 G  A8 }+ W从以上叙述可以清晰看出,时序计算公式中的参数可以分为三类:第一类是Delay Skew,由输出端所用器件决定,从数据手册中可以得到;第二类为Etch Delay,由互连电路决定,需要通过仿真和计算得到;第三类为Setup/Hold Time,由接收端所用器件决定,同样可以从其数据手册中得到。8 N' W* y7 m+ {
二)使用时钟PLL的系统时序分析" F9 C$ H5 c, o  g+ Q3 E0 F' I4 L1 X
首先,来看一个简单的是使用时钟PLL的系统接口。如图四所示,数据信号通过传输线直接连接,时钟从输出端(Source)出来后输入时钟PLL,然后PLL输出至接收端(Target),PLL自身有反馈回路。; N0 v0 S( J$ g# h
" ]8 U& |/ I. H" g7 P2 i- p
图 4 Clock PLL InteRFace Diagram& q0 A+ G- z4 H
从传输网络的角度看,此接口由四条网络组成,分别是数据(data),PLL时钟输入(clkin),PLL时钟输出(clkout)和时钟反馈(clock_fb)。% o0 O6 U; \  F% M
对应于第一部分的计算公式,可以很容易确定第一类和第三类参数,也就是图示的Delay_Skew,即输出端参数,和SETHLD,即输入端参数。下面来确定第二类,即互连延时。
# m' t! x: q4 t# d/ |7 U% }定义:. p# Y, o# j/ k6 ~7 V
IC(Clock Input to the PLL)为源端时钟输入到时钟PLL的Etch Delay,
! L. f$ Z. l6 U9 x% I5 s- U$ D& Z3 eOC(Clock Output from the PLL)为时钟从PLL输出到接受器件的Etch Delay,$ u6 _  s* Z1 b
FB为PLL的反馈回路的延时,/ U" Z& M7 t* i. r- S5 k) {
NX为PLL的输入到输出的延时,
8 v6 H: z! n" Z0 f9 T; v  H) l则:
6 K5 J1 x6 e- S/ ?! m& h总的时钟延时3 A3 f# D1 ~4 I3 M0 q  V
Min Clock Etch Delay = Min IC + Min NX + Min OC – Max FB& p& g% `' k. i- j6 ~- X
Max Clock Etch Delay = Max IC + Max NX + Max OC – Min FB
# u6 I7 W- }2 r将得到的总的时钟和数据信号延时代入到时序计算公式,就可以计算出使用时钟PLL的系统时序裕量。) v+ t' I, {  A/ E$ @% ^( E2 r
三)使用Quantum-SI仿真计算使用时钟PLL的系统时序
; q/ Y+ s: b; w9 u5 M+ F8 sQuantum-SI支持时钟PLL系统时序分析,它领先的信号完整性(SI)和时序分析功能可以快速解决此类问题。
4 v- w+ e9 i5 ~8 h2 t' C" BQuantum-SI以电路接口为中心,可以在一个接口上建立多个传输网络,而Quantum-SI可以分析这不同传输网络之间的时序关系。如图五,图六所示
, J. g) ?) ]& i  m " j7 s8 X% N5 R; [; q
图 5 Transfer Net4 X+ {  D2 K% W8 D, R) L% q

. m. J! O, `0 z图 6 Setup/Hold Margin by variation. B; B( I8 W+ N! J1 f6 v& e
图六是在图五的传输网络建立后,Quantum-SI自动仿真分析得到。
5 {; F; q) P* ]) I6 A# y可以知道,对于系统的时序分析,需要清楚器件内部的时序关系,测试负载的概念与应用,互连传输延时等。而使用时钟PLL的系统,需要清楚时钟信号的传输路径。1 i+ g/ o9 b/ t
对于复杂高速的系统时序分析,需要考虑不同参数,如电压/温度/工艺等对时序的影响。Quantum-SI在高速信号完整性和时序分析方面提供了一个完整的解决方案。% g; z" T% e, y

% P' y1 h" H2 B* t7 M. x( F" |) S+ Z0 }2 ^
[ 本帖最后由 iometh 于 2008-12-2 15:34 编辑 ]

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2#
发表于 2008-12-22 00:17 | 只看该作者
公式中的data rate怎么确定
, G' i$ Q  [0 N# SDelay Skew就是常说的Tva和Tvb吗

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3#
 楼主| 发表于 2008-12-22 14:35 | 只看该作者
原帖由 sosowhite 于 2008-12-22 00:17 发表 3 H% k+ Q0 y, M& J
公式中的data rate怎么确定9 p. \' R% D* n1 u2 n- s
Delay Skew就是常说的Tva和Tvb吗

4 }3 z6 l5 Z+ k# T4 Y
* U$ M: x/ }' X/ bdata rate为数据率,这里定义为一比特的位宽,比如DDR2-800,则数据的位宽为1/800=1.25ns。
" P+ p  |1 o% K+ H# i5 u0 Z" }& W
原理上是这样的,只是具体的定义稍有不同。
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