一）回顾源同步时序计算
- r" i! d8 p& [: Q( fSetup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup Time
4 f7 Z3 [9 J: `+ E$ D& u
Hold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time
+ E3 S- [. I* `1 v6 w) A下面解释以上公式中各参数的意义：
! k- b6 n. j! F5 I+ k& P3 w# QEtch Delay：与常说的飞行时间(Flight Time)意义相同，其值并不是从仿真直接得到，而是通过仿真结果的后处理得来。
0 z$ J* S8 B" n8 v$ C+ l0 O: x
请看下面图示：
9 W7 J8 \5 l2 F" J8 Y* z
图一为实际电路，激励源从输出端，经过互连到达接收端，传输延时如图示Rmin，Rmax，Fmin，Fmax。
& x( y& Z# n: n; E* t图二为对应输出端的测试负载电路，测试负载延时如图示Rising，Falling。通过这两组值就可以计算得到Etch Delay 的最大和最小值。
1 E9 i5 m" k7 M9 S _
6 L1 l' I+ `% j+ G2 {3 V2 p
图 1 Raw Etch Delay
8 B e- v2 F' z5 s
: Z1 N9 v. N1 e3 D$ U
图 2 Test Load Measurement
+ D! }5 W3 W' Z- b* q
Delay Skew*：Delay Skew描述的是信号在缓冲输出前时钟和相对应数据的相对位置，如图三所示。SKEW_MIN和SKEW_MAX分别确定了无效数据无效窗口的起点和终点。它们的值可正可负，负值表明数据边沿超前于对应的时钟边沿，反之亦然。
1 l5 _. R) m8 \# ?
6 D+ _. b0 \ `6 q5 c图 3 Delay Skew
; X, ?% N3 ?4 o" T+ N& Q0 p( f
Setup/Hold Time：即接受器件正确锁存数据的最小建立和保持时间。
. D# n+ b& m6 G+ z7 d7 h
从以上叙述可以清晰看出，时序计算公式中的参数可以分为三类：第一类是Delay Skew，由输出端所用器件决定，从数据手册中可以得到；第二类为Etch Delay，由互连电路决定，需要通过仿真和计算得到；第三类为Setup/Hold Time，由接收端所用器件决定，同样可以从其数据手册中得到。
c5 R: X. |# d! j, c* r- V) v
二）使用时钟PLL的系统时序分析
) _6 v9 j# |- x- N
首先，来看一个简单的是使用时钟PLL的系统接口。如图四所示，数据信号通过传输线直接连接，时钟从输出端（Source）出来后输入时钟PLL，然后PLL输出至接收端（Target），PLL自身有反馈回路。
2 Z+ x ~( q( u+ p. z: x
" R8 M& G E) a" s4 z3 t
图 4 Clock PLL Inte
RFace Diagram
& w7 ]# B- _9 b0 L0 B9 o; q% U' A! v: q
从传输网络的角度看，此接口由四条网络组成，分别是数据（data），PLL时钟输入（clkin），PLL时钟输出（clkout）和时钟反馈（clock_fb）。
5 m9 ]7 W7 c6 M
对应于第一部分的计算公式，可以很容易确定第一类和第三类参数，也就是图示的Delay_Skew，即输出端参数，和SETHLD，即输入端参数。下面来确定第二类，即互连延时。
' h P* B, R4 a# z/ ~! E
定义：
" B. g9 p+ ]0 k+ l, hIC（Clock Input to the PLL）为源端时钟输入到时钟PLL的Etch Delay，
* w* A" r1 p$ |7 Y! z1 dOC（Clock Output from the PLL）为时钟从PLL输出到接受器件的Etch Delay，
. K4 d9 L% x% }4 A" q! }& e7 ~FB为PLL的反馈回路的延时，
0 m& o% J5 X& E# }2 m" b( T( D
NX为PLL的输入到输出的延时，
0 O' S6 R: A2 k" X. A则：
7 e: @. x1 V6 e9 V) l: i/ u总的时钟延时
, Z( T( b4 I# ?7 m: |# \. FMin Clock Etch Delay = Min IC + Min NX + Min OC – Max FB
! X3 [ Q2 G0 H1 ]
Max Clock Etch Delay = Max IC + Max NX + Max OC – Min FB
% B5 T& W" S& C/ a8 r- `- d
将得到的总的时钟和数据信号延时代入到时序计算公式，就可以计算出使用时钟PLL的系统时序裕量。
# _0 P( N0 a+ A5 m# M4 b0 g三）使用Quantum-
SI仿真计算使用时钟PLL的系统时序
x' a0 q( s( S) {( U1 I1 J) ]- B' A
Quantum-SI支持时钟PLL系统时序分析，它领先的信号完整性（SI）和时序分析功能可以快速解决此类问题。
8 |+ C) U) f# O; u) {. |; IQuantum-SI以电路接口为中心，可以在一个接口上建立多个传输网络，而Quantum-SI可以分析这不同传输网络之间的时序关系。如图五，图六所示
- s" h$ ?! D h9 X
# p) N; b; r' A: P
图 5 Transfer Net
0 G* }1 x0 O. g# k4 ?, I
( |3 z' K/ Y6 h
图 6 Setup/Hold Margin by variation
1 d2 O6 s0 o; O: G9 F图六是在图五的传输网络建立后，Quantum-SI自动仿真分析得到。
' O( h0 J$ L5 j4 y2 T可以知道，对于系统的时序分析，需要清楚器件内部的时序关系，测试负载的概念与应用，互连传输延时等。而使用时钟PLL的系统，需要清楚时钟信号的传输路径。
) n* f4 |, Q. p4 j0 f: z
对于复杂高速的系统时序分析，需要考虑不同参数，如电压/温度/工艺等对时序的影响。Quantum-SI在高速信号完整性和时序分析方面提供了一个完整的解决方案。
2 U% E+ b; y. r/ ~) q' r3 Y
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发表于 2008-12-2 10:50
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