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I [$ b2 q2 k- X" c6 I8 I+ T
I/F! h0 L. J( A( s" ]$ P: x, d' N5 H. K2 |
接口
& q4 I1 j; z/ B& r& u2 A' I: y7 h0 y! f& d: O& i; B$ F2 n# z
I/O
1 C% v( r; S/ M. V, }输入/输出. 可用于打开和关闭芯片上信号的物理连接和各种电气标准。
! ^! u% L3 R& [4 b2 t# p# w: i, k5 ^" \4 @
I/O 库8 g$ o# g) G- z2 S' |' ^
IOB 模块组。
* ?; c7 Z3 E$ C' c9 d& J$ U5 u- N
I/O 模块4 p6 U; w/ k6 }
器件的输入/输出逻辑，它包含引脚驱动器、寄存器、锁存器和三态控制功能) G( T5 K5 Q! v9 }
( N" K h, s8 U1 J' ?I/O 管脚
V" E4 W. _) ^1 Y R2 P输入/输出管脚，用于连接设计逻辑与器件引脚。
# N* s1 B/ R) |4 a5 y) n' A6 a6 z+ w# E/ r) o# B/ Y
I2C& ~* v- c! f! p( H
Inter IC 总线
# j8 `5 z8 D3 @6 s, \
0 U: r+ B; [$ s( MIBA
' Y! w+ f# O8 O6 B集成总线分析器 x3 W; I, Y& B2 h8 a
+ ^* Y0 N' f/ O, Y' i+ A. y2 x: lIBERT
3 Z/ }5 a9 ~1 c' L [. ]% }" V集成式误码率测试器
) J3 _: ~/ Y& j: u# c; V1 n8 ~3 I) {, E# R
IBIS
' X% v. s- [4 }& `/ P一种输入/输出缓冲器信息规范。器件建模标准。您可以使用 IBIS 来开发行为模型，该模型用于描述器件互连的信号行为。
4 A+ c+ i. b1 a7 q3 s; l
* {. G2 z0 l" S7 s. }( S( jIBISWriter
$ {- G& {1 C( V& n# U. o+ G输出 .ibs 文件的 Xilinx 命令行工具。此文件由设计使用的引脚列表，连接这些引脚的器件内部的信号以及连接至引脚的 IOB 的 IBIS 缓冲器模型组成。
" v# i4 Q$ S; Q7 o6 f, e5 Z
% Y+ ?1 T9 F* b# ^3 LIBTTCC
% I* m0 ~3 \, c% b. t1 t不定字节传输命令计算器" ]; g$ M) ]$ p+ F* ~
" ]: B# T' w, U; \IBUF& H3 f) |8 |( }
输入缓冲一种电路，它可以保护芯片，避免其最终导致电流溢出。1 h$ s9 y- V, B' k9 @
0 S+ ~; e6 V9 Z G8 h0 y0 y6 ^7 y% @
ICAP$ u i y, t! j* M5 b0 W- Z
内部配置访问端口
2 ~8 M: ~+ Y: J5 e! y" n$ U: T! d R" ^5 j. N" [
ICR
) K/ ]. G6 v; _1 R中断清除寄存器
0 o2 X& d! G4 @; X; c* s% u
, U& G5 W- D& y8 }: z+ I1 jID# X; _6 W. B j. a: n5 k# J; P B! G
标识符' k0 [4 F1 Q, o# d8 F8 _6 o
# G, n. H) P Z' w; k7 |; V; O
IDE8 r- H9 i ?' k4 [
集成开发环境( u {, S& J: U7 J6 ]% ?. m( p
: O8 K7 B- H9 L" F% Y
IDELAY* N) x$ g% U! @. M
输入逻辑延迟; ?/ z: @5 J: p+ k% D
; {$ z: \% g8 M/ VIDR
% K7 L+ K8 U/ m# j/ r9 Q已接收消息的标识符& t# K& v% w7 r$ H) i0 e6 G
" X. M T$ \9 g$ H; hIDSEL2 M Q; N& m. d) i% O% a) i
初始化器件选择, d$ U3 B, s; C7 l
1 g3 V8 f% P) g, l# [
IER
+ l$ A# M) k/ b. \中断使能寄存器3 Z1 R1 D2 Q j, f+ y E; `; F2 h
. J7 U: @% Y% {$ gIES' V% t0 a6 s7 q" X# w: v" U$ S- t
精锐型企业仿真器% S' O, b& ^. {% P `+ Y! ]/ L
6 a( m& }0 V* x9 N! e- D
I/F3 {* M3 C3 U3 j
接口
$ l( t% E7 W* [, X; z. C* c) s I( b: i
IFG
4 [( N$ _. ~8 G6 P! x# ?帧间隔& u r2 x. z' @0 I) p
' k$ f. d0 j, `6 Z
IIC
& E1 `# a0 v" p( u* s. J! U& H! S7 O集成电路) _: q) }- o/ d- [4 F" D
# I- K9 p' d# B. o6 F3 ~) E6 Z
IID7 a0 W0 W- C, Y/ g; D
中断 ID
5 {' I7 r* i2 y8 L' W S0 l6 ~: Z. z, I# b3 e0 L0 Q
ILA
8 i6 H4 c, ]; p# k0 X1 } I9 v初始信道调整3 \3 i: O2 n) A$ o) Z# w" W
% y+ B, W; p" b0 l1 J: B: K, bILA! J9 ?- \- D/ x; Z
集成逻辑分析器
! k# H6 ?& E6 @% w4 o! N6 [; Z6 B3 Z9 {' q0 U. r
ILMB# j3 n' W; o/ S& [
指令端本地存储器总线9 b; F) r4 m. X/ C1 ?
9 Q3 P3 w" d: }
ILS
8 N9 A. `; W( y5 n& K: f7 |初始通道同步
, }4 Q" N$ a* J) l+ p- A7 W! h0 w) R3 o# `& @0 v( S
iMPACT
2 G8 t5 h( \& k是 Xilinx 命令行和基于 GUI 的工具，允许您使用边界扫描模式来配置 PLD 设计。您可以使用 iMPACT 下载、读回和验证设计配置数据，并创建 PROM、SVF、STAPL 和 System ACE System ACE™ CompactFlash 解决方案编程文件。# |$ x$ K' f: k# }/ o5 ]+ {( a9 g
6 X+ }- v: G% d0 V# M7 l6 u1 f$ S实现
2 r3 R8 D4 ^) y是设计映射、布局和布线的过程。是设计流程的一个阶段，在该阶段将进行设计布局和布线操作。
4 H- p& f1 D$ o- m" q' q- p8 q6 ?6 U# a: U5 v( Z
实现工具" D' b: V: e; | I
在 FPGA CLB 和 IOB 单元中实现设计（宏和逻辑函数）的工具。
7 Z( q; t- d# |3 t3 T% D
0 j1 P+ Z0 ~8 M& ~7 y包含文件
% f% }1 M8 L6 |# M: |由顶级文件中的 INCLUDE_EQN 语句指定的 FPGA 和 cpld 方程文件.
) P- g( Z, \& a& r, t7 R
( u( w9 { u& |* n3 K, m9 U: O索引
( u \6 h! _8 ^2 m+ q总线最左边和最右边的位，用于定义总线范围和精度。
6 _6 o2 B" V3 R: [$ i1 i' d, G8 z) X$ { J, o8 l( h% h
InfiniBand
6 v! t% [0 i" R& K% O) Z8 O采用 2.5 Gbit/每秒线路速度连接并支持 1 路、4 路和 12 路链路带宽的全新行业 I/O 规范。应用包括远程存储器件和服务器。
0 A% ~" b* e, f' x3 W* C/ v+ G% m9 L% M
INIT 引脚
4 \3 F3 k# W9 j器件引脚，指示器件在加电后何时准备接收配置数据。- ^1 r% Q7 }+ d# O& x
+ f2 p7 n7 U3 a; r% G
输入- d! P* { T% Z" ~# R
数据传入的符号端口。
. F" v g2 v+ s' G2 N$ t' P4 f7 ~; X, q) d6 X) _- E2 d
输入负载$ Y/ |5 p6 _$ O$ g I1 I
指定输入所表示的指定单位负载量
4 }5 V7 `# X8 D i2 R; k
; p, @2 ^. [) a0 q P8 G（输入/输出模块）
+ [! h+ _% _0 w8 v5 m* Q/ p5 |+ l是基本元素集合或组，用于实现 FPGA 器件的输入和输出功能。
2 P# j, @$ b& H7 H$ z& C4 @
, R' A9 [ }+ e5 i. r# h0 g0 {' C* ^输入管脚寄存器和锁存器. d/ o/ A( {4 h1 r% V5 r9 m
位于器件 I/O 管脚部分的 D 类寄存器。您可以使用输入管脚寄存器替代宏单元资源。
8 E, n7 i) }/ k$ b5 g. W& Y9 z! f Y2 R% E$ d" I
安装. }' _$ E5 U" p8 c8 a1 P* E
Xilinx 安装程序用于将 Xilinx 软件安装在硬盘或 系统实例中。.) M; l6 z$ x; m) |, Z
& g& p1 `( J9 Z5 z* b& L" _( K* ?实例
0 g/ n) x$ U3 b; m* s( g设计或网表中的一个特定门电路或分层元素。“符号”一词通常用于描述原理图中的实例。实例是通过引脚和网络来互连的。引脚是一组端口，您可以通过这些端口将实例与网络连接在一起。您可以使用基元实例来描述平面化为最低级结构的设计。/ K5 ^" n% U7 Q0 l+ w+ P) K& _
0 z6 B0 z4 r# \8 @- A例化
' B3 W, b0 a o- y是一种放置符号的操作，该符号表示设计或网表中的基元或宏。2 w, t" ?' _" O* w6 L$ h
, U$ l' x; ~, w, e; b7 V系统内编程# |' ?) w+ X% x" q( R6 e
在复杂的可编程逻辑器件焊接或插接到用户系统之后，对其进行编程（定制）的方法。* a( i6 ] t: e
7 W" }3 w5 ?$ ~* x6 X3 k+ s
知识产权, D$ w! ~ f+ `0 A/ v( t
可在可编程逻辑中实现的一种功能或算法，具有定义的接口（输入、输出和控制），而且基于该接口具有确定性的表现。IP 可作为源代码或加密网表进行交付。在半导体设计行业中，IP 是指预定义的功能，如处理器或总线接口,通常已从软件开发者那里获得许可。 您可以直接在芯片，如固定逻辑或可编程逻辑器件中实现IP核，可以在产品开发过程中节省芯片设计人员的设计时间。 内核的同义词。3 {: Y8 X8 _3 F4 M& e
7 |! C% L9 K' R" j7 H& P3 G交互
/ f$ k, c9 J" {% @" a交互描述的是一种流程或工具，它需要与用户进行交互才能执行或完成其任务目标。
1 P: p3 X: L# r
& G* ^1 C3 C) A( U9 B8 l+ x( C互联
5 J5 P {2 @! i g H9 k1 k在可编程逻辑中，用于连接存储器元件的芯片可创建逻辑电路。
1 z" N0 e3 X* ?6 y9 e5 b" b* D, k+ x0 d3 A5 t7 q7 Z- v$ Z
互连线路4 x+ d/ K) V4 B5 {' P' D) f5 r
网络的任何部分。0 Y9 |( c5 `7 h" o
: h5 v `' `, H' E3 ^; e' ^
接口程序
( k' k/ u' C: w用于将设计文件转换为 Xilinx 格式文件、实现文件或仿真文件的任意 Xilinx 程序。$ K5 f" F! V7 Y W6 o( W4 q) u, M3 f, M" K
0 b3 N2 J1 c. C+ F r, t) c* b内部缓冲器
. U6 D2 h$ m+ N- m* q3 U8 y测试平台波形编辑器用于保存图形信息而使用的存储器。此区域有别于测试平台波形编辑器中的剪切板和副本图形对象。/ n( I4 X7 j+ ~0 D7 N0 |( i
( H! L8 n4 u- A' e) Z9 Z$ u9 cI/O 端口& R3 d5 j6 f8 Z2 D- r% L3 V/ u
I/O 端口是分配至物理封装引脚的用户 I/O。每个 I/O 信号都可定义为一个端口。- r" j8 O2 Z7 q+ q
, g- O, V8 U: g$ m, @. \IOB
- r9 p8 n _2 r7 O" w查看 输入/输出模块。+ v: y# p2 q3 K. H1 r' P/ ?: m
, R- \: T+ g' b, E" ^- L$ Y
IOC5 `$ x! x, n! K- Z" }/ M
在完成时中断$ B) x) h+ K* R5 F$ T
% _1 G0 @9 g, `) B0 ?
IOP
- S* Y% N$ r$ w- k$ s7 B2 iI/O 外设7 c) u# e- F0 Y$ K7 s
5 y6 e* q) r$ v1 B5 g& P
IOPB
7 Q" C* ~ ^! e- C/ k指令端片上外设总线
( ^$ j/ v! H8 n) t' t, A: o4 C2 q' D4 l) G6 ^7 x+ J% _/ E& `
IOSTANDARD
( s9 j: A f# B! A% @! b+ I一种基本映射约束和综合约束。您可以使用 IOSTANDARD 将 I/O 标准分配至 I/O 基元。带有 IOSTANDARD 的所有组件都必须遵守 Select I/O 技术组件所遵循的布局规则（库规则）。; Z/ W' e% b h: @# Z- a/ t
5 F0 S U0 F. n( N8 L8 q/ G
IOU2 T3 j& A5 R( |, Y& ]- n+ O
输入/输出单元9 B. ^5 H+ Q j; U3 [( b
6 J( n9 f$ p8 w$ KIP
& r( M, p/ @4 g/ W0 z- V6 H" W1 Z查看 Intellectual Property.
# y6 r F- K5 z
/ h5 S9 G& H$ w) V. A5 iIPG' h Y, c3 f! M2 R" V
封包间隙8 @; g+ r6 {1 \6 j
; u; b# m4 R. \, v4 b( w% xIPIC
% k/ W) }& t* r I. J( O; s" UIP 互连。) z; R8 z0 R; ^. ?, s8 Q7 U+ ?9 f
) Z3 o# s9 l* e9 q( DIPIER" ]; j0 a5 k3 j h/ K2 G
IP 使能寄存器
2 Q( d' o; o5 ]- |- H# S3 [- G% P/ }# K
IPIF
' I2 S; I+ |5 e1 b- FIP 接口2 [ d* S- c, x1 {) A
( R3 ]3 Z7 `% y( o- UIPIR
) h# ]; @/ y" v E# J EIP 中断寄存器
4 F L" Z; j" |% m, B
1 G/ O# M6 J" K! XIPISR- N1 o8 t# ^( z" Y- e5 ?
IP 状态寄存器
* d! B; v' t- F' W8 c
! _ k Q+ R8 i8 A; kIPR
2 E% F; C: V( B( y中断挂起寄存器! |/ R3 m% r- R! c& W
3 Z/ A. X9 r* n k# @. l
IRQ) h: U6 ~7 f( I! U
中断请求
: h0 _1 l$ _; N" M1 e
% p7 {3 w+ w- s0 I0 L+ EISA! f6 o$ y9 E2 g, R) y
指令集架构。ISA 用于描述如何为编程人员显示处理器的各部分内容（包括指令集、寄存器、中断、异常和地址）。
. r) r* K o$ F! e) G0 O
8 l I5 t3 O/ rISC, p S- ?% u5 m7 \
中断源控制器7 E( }4 t# b& V# N4 o
* B5 e/ Z3 Z! \* QISE®
- f+ r N& J+ v/ Q; c1 |, X" C集成软件环境( o9 w# H# i1 ^
9 d+ |- o; {3 F/ \% TISE 文本编辑器
7 W8 ]+ `" o- ?是 Xilinx 软件，您可以使用它来创建、查看和编辑文本文件，如 ASCII、UCF、VHDL、Verilog 和 Tcl 文件。
Q( d; K' ]5 d% T0 m+ D+ `; V, g/ E" t2 _8 | ]0 S
ISERDES
2 j$ a; S* \9 }/ i输入并串行转换器另请参见：SERDES。
& i& P' F0 f Q9 s5 z6 I# S+ c- v. Q: X; [
ISim) U" O/ b# m, L( S
ISE 仿真器软件
5 E& _' T* \# N" ` C! l% f, \3 ~- }$ G; T
ISO/ c* U' X; c0 m0 F2 L* v
国际标准组织! X- Z* h0 q1 k+ O& ]& U/ Y
( i' \8 r D2 J, w6 w7 P同步数据传输( |7 M w) g3 s6 ^7 ~
一种具有时效性的数据传输，如视频等。它依赖于有保证的时延和带宽。$ g2 l1 U: u' [, ]9 P7 H$ s
3 K% w/ |0 |) ?' G% P7 V+ S2 `
ISR! S1 a z# ]! s3 i, }
中断状态寄存器. J4 O# C4 R; o0 y
2 @+ I: T6 \1 y2 X9 ]ISS
( ^( c( ~) E" n4 ]5 F! q指令集仿真器/ N5 `- Q: B: P; t
! S( h) `9 ~7 p5 L$ J, S迭代设计
& x: ]- f- s3 c1 }使用指导文件将更改的逻辑添加到已经过时序验证的设计中。它将使用指导文件中的 FPGA 资源来实现尚未更改的逻辑，从而可确保这些路径上的时序保持一致。对于已更改的逻辑，它将使用通用的映射、布局和路由过程来实施。7 r3 Y% T- E4 X/ Z8 u4 D/ L
Z4 O8 d0 l( C7 J' @. bITM5 }9 j4 ]- i- Z K/ i
仪器跟踪模块（CoreSight 子模块）。应用于 Zynq-7000 All Programmable SoC。2 L( v6 x% X/ a- s9 b# G2 k3 j
& k8 F4 \, x8 [; H
IUS
; v: Y$ {8 z5 e' p2 d# H8 U2 }精锐型统一仿真器 U2 X- Y! B: Q2 g3 ?$ `( K A, s8 b4 T
: k0 Z- S, a C3 U% B
+ z) W, e4 y$ e6 w WJ
1 s5 _/ E5 O$ {4 L5 F- xJEDEC- J% A" `0 F/ }" S. P
电子装置工程联合委员会。将器件位图信息下载到器件编程器所使用的 CPLD 文件格式。
. p, e% g! m2 D# u
2 W( P- n+ x/ G/ ?JESD
' |2 R7 u% h V. M/ {% K( iJEDEC 标准
# C- h0 w \/ \
8 I! {* ]+ x+ S0 C9 wJTAG* Y; [1 d/ ^2 b# u/ X3 a
联合测试行动组、IEEE 1149.1 标准测试访问端口和边界扫描架构' d( }+ v W, L! {* {
8 n4 ~8 D/ m. F, v. v7 D& }
. b, L" S6 k: P$ K2 a% ~/ ^
K* z/ i6 p9 x# m" }# L* F
卡诺图
! f0 ?# S" y/ u+ L' v' ^是函数乘积的和的二进制表示方法。卡诺图是一种真值表类型，您可以通过该表获得定义了函数的简化方程。这类方程的简化称为极小化。8 E" ?+ |) ]- A1 k# Z3 i
' |2 d2 b8 V' o1 G I' S
KHz7 o3 X- b" h0 }) @ T2 M+ S
Kilohertz
& Q/ s3 e% Z* C. J/ M5 D6 S; }7 D3 N8 I" Y
KSPS# b8 t$ ^: N: e# M ^7 M
每秒一千个采样
/ s/ C* |3 h, B; N% ?: o8 k
4 M$ ~; ^4 @, |1 t1 c4 j
' a& z5 r/ G$ r' L9 l5 v9 n4 u
9 O$ z! \+ q5 o. h8 O% E& O; a/ N4 }) d K6 c' C! r# I
|
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发表于 2019-8-14 09:30
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