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EDA365电子论坛网»电子社区 › 研发技术版块 › 硬件设计讨论 › tDQSS和tDQSCK区别是什么？
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tDQSS和tDQSCK区别是什么？

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kobeismygod

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1#
发表于 2016-3-8 17:55 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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有谁知道tDQSS和tDQSCK两个参数的区别是什么？看时序图感觉差不多啊

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超級狗
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提示：DQS 是個雙向訊號！^_^  发表于 2016-3-9 16:28

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超級狗

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2#
发表于 2016-3-9 16:26 | 只看该作者
本帖最后由 超級狗 于 2016-3-9 23:28 编辑
' _, }3 w" ]4 k' f5 w& K- B9 L  p, p1 {
tDQSS
* k0 e/ }4 A% L: j# R$ @, s( U- H" aDQS, DQS# rising edge to CK, CK# rising edge! h* S6 B  [$ h9 T; R3 f7 q7 R
" E  ^/ t; X3 }4 ?4 F
tDQSCK
# V; c  `1 c, j7 y3 z& QDQS, DQS# rising edge output access time from rising CK, CK#+ m8 `( _# q) U7 \
) ~) F' z4 [8 b+ b6 d; Y0 s
Data Strobe (DQS and DQS#)" R! M3 O. V1 c) j  P
Output with read data, input with write data. Edge-aligned with read data, centered in write data. DDR3 SDRAM supports differential data strobe only and does not support single-ended.4 y1 d8 c8 f/ g. V3 D9 n
  `% Z* L$ r# g0 o: k: e8 f
這是洋文兒，挺不好懂滴，尤其是對我這個「菜英文」。" Y9 V* D& n# j) M* H
; t5 T: j! P3 n; Z- q/ |" u
$ _$ P; G4 b, }- y% q0 ~7 L* a

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kobeismygod
些大神赐教。  详情 回复 发表于 2016-3-9 18:30

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kobeismygod

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3#
 楼主| 发表于 2016-3-9 18:30 | 只看该作者
本帖最后由 超級狗 于 2016-3-9 23:51 编辑
6 K9 L8 M. ], F
超級狗 发表于 2016-3-9 16:26
- w0 s4 v; X/ o  ?- f' F  j% @tDQSS
9 q- C, l; o7 W' `1 W* u8 E9 jDQS, DQS# rising edge to CK, CK# rising edge
9 t( _7 ]3 I% A$ N) ?# V: u
謝大神赐教。
1 Q7 f7 @/ ?4 @3 N1 N% z) X9 G) }) ?

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超級狗
這樣你就懂了？  详情 回复 发表于 2016-3-9 21:17

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超級狗

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4#
发表于 2016-3-9 21:17 | 只看该作者
本帖最后由 超級狗 于 2016-3-9 23:51 编辑
5 @. z$ I; V1 n7 ^2 ?, Q, ]1 m
kobeismygod 发表于 2016-3-9 18:30
( }" U5 t$ o+ A) P1 d( m0 d謝大神赐教。
2 ^, f* o8 M; U/ p* [5 V
這樣你就懂了？% d/ ~' O- R; {; A# a' J
  ~* n5 s6 k0 {" p- Z$ ~* L

2 z/ }8 q% w! P% ]5 _

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kobeismygod

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5#
 楼主| 发表于 2016-3-10 09:32 | 只看该作者
是不是说TDQSS是write时候DQS和CLK的时序要求，TDQSCK是read的时候DQS和CLK的时序要求，因为DQS在读写过程中分别由controller和memory分别发出的，所以需要两个时序参数对它和CLK的关系进行约束？我没理解错吧

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kobeismygod
呵呵，这只能算是你们知识海洋中的沧海一粟，危机意识太重了。  详情 回复 发表于 2016-3-10 13:38
超級狗
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你那麼聰明做什麼？以後我和黃金狗大得沿街要飯了。>_<|||  发表于 2016-3-10 11:48

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kobeismygod

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6#
 楼主| 发表于 2016-3-10 13:38 | 只看该作者
kobeismygod 发表于 2016-3-10 09:32
8 s' e- P$ T8 \+ d是不是说TDQSS是write时候DQS和CLK的时序要求，TDQSCK是read的时候DQS和CLK的时序要求，因为DQS在读写过程 ...

# I: A, V3 {# q0 Z呵呵，这只能算是你们知识海洋中的沧海一粟，危机意识太重了。
- S3 H; ]- F( ~$ S& b; d1 g

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kobeismygod
正好还有一处不明白，我看到TDQSS的范围是+/-0.25 Tck，而TDQSCK的范围是+/-xxx ps,这是为何？请大神指点  详情 回复 发表于 2016-3-10 18:05
超級狗
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並沒有！我也是在你發問之後，花了兩天看芯片資料和 JEDEC 標準。^_^  发表于 2016-3-10 17:17

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kobeismygod

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7#
 楼主| 发表于 2016-3-10 18:05 | 只看该作者
kobeismygod 发表于 2016-3-10 13:38
6 m/ O) I- h3 @5 k/ W呵呵，这只能算是你们知识海洋中的沧海一粟，危机意识太重了。

- F5 Q8 H6 ?  F4 b1 `8 Y% i正好还有一处不明白，我看到TDQSS的范围是+/-0.25 Tck，而TDQSCK的范围是+/-xxx ps,这是为何？请大神指点
+ k4 R! a* l8 b! N* t1 d* j& w7 `: x

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Head4psi
不常在這個版塊，既然看到了，就說明一下。 對 SDRAM 顆粒而言，在寫資料時 DQS 是由 Controller 送過來，當 DQ 的 Strobe，但對整個 Bus 而言，兩者都是對齊 CK 在運作，理想而言是希望 DQS 與 CK 的升沿是對齊  详情 回复 发表于 2016-4-1 06:52
超級狗
我不是做 DRAM 芯片設計的，但有一個合理的推測，大哥這麼聰明也可以再想一下。 一樣是從我貼的那幾句洋文兒做思考，然候我也給一個提示。 提示︰一個訊號從自己芯片發出來，和從別人芯片發過來，會有什麼差別  详情 回复 发表于 2016-3-10 23:39

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超級狗

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8#
发表于 2016-3-10 23:39 | 只看该作者
本帖最后由 超級狗 于 2016-3-10 23:46 编辑
) b7 W; g8 N8 r1 d0 J
kobeismygod 发表于 2016-3-10 18:05
$ p2 \' j4 X8 a; G; e正好还有一处不明白，我看到TDQSS的范围是+/-0.25 Tck，而TDQSCK的范围是+/-xxx ps,这是为何？请大神指点 ...

& {4 @% ^, W$ t: g我不是做 DRAM 芯片設計的，但有一個合理的推測，大哥這麼聰明也可以再想一下。: W% z$ k  [( [: s6 n& x

$ h# L9 U3 w3 u! E  @/ u一樣是從我貼的那幾句洋文兒做思考，然後我也給一個提示。
, p% ~! K7 a& b2 |8 I2 Q( Y
6 |$ D+ }6 Y8 x提示︰一個訊號從自己芯片產生發送出來，和從別人芯片發送過來，會有什麼差別？1 O" }6 z, Y' Z2 t4 e1 M1 J

; Q7 C4 |" ]: G
; d/ x6 c/ |* [$ ~7 B

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kobeismygod
难道是写的时候controller发出CLK和DQS之间的相位是可以自己控制的，而读的时候memory不能控制DQS与CLK的相位，所以只能用延时来约束？小弟实在愚钝，还请大神明示。  详情 回复 发表于 2016-3-11 10:05

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kobeismygod

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 楼主| 发表于 2016-3-11 10:05 | 只看该作者
超級狗 发表于 2016-3-10 23:39! g! |! z2 E0 K
我不是做 DRAM 芯片設計的，但有一個合理的推測，大哥這麼聰明也可以再想一下。) [! j5 ]9 v. D; g6 w

+ X7 U* ]( T2 ^一樣是從我貼的那幾句 ...

( Z' j- \2 ]/ ~8 v0 C3 @- F难道是写的时候controller发出CLK和DQS之间的相位是可以自己控制的，而读的时候memory不能控制DQS与CLK的相位，所以只能用延时来约束？小弟实在愚钝，还请大神明示。

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超級狗
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不用想那麼難，簡單些就可以………不曉得這一招能不能混到明年？>_<!!!  发表于 2016-3-11 12:01

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Head4psi

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发表于 2016-4-1 06:52 | 只看该作者
kobeismygod 发表于 2016-3-10 18:05
1 @4 f$ @7 b) ?# \1 h) Q* }" @正好还有一处不明白，我看到TDQSS的范围是+/-0.25 Tck，而TDQSCK的范围是+/-xxx ps,这是为何？请大神指点 ...
) z/ J" I. _; \
不常在這個版塊，既然看到了，就說明一下。
+ m6 h$ [9 p* ^1 z! X' u
$ }- C1 W4 `, x. y8 m# b1 ~對 SDRAM 顆粒而言，在寫資料時 DQS 是由 Controller 送過來，當 DQ 的 Strobe，但對整個 Bus 而言，兩者都是對齊 CK 在運作，理想而言是希望 DQS 與 CK 的升沿是對齊的，但是這牽涉到 Write Leveling 的一些限制 (說明很複雜) ，所以 DQS 與 CK 可能不是對齊的，而 tDQSS 就是限制這個 "不對齊" 的容許最大最小值。由於顆粒有不同速度，而這個規格是 Clock base 的，所以它就以 +/- 0.xx CK 來規範。
) H- ~: h. q6 d, S* m- s: R  l/ p
3 Q+ X5 J) N6 [: u& O1 M7 Q而 tDQSCK 是讀的規格，讀時因為 DQS 是 SDRAM 控制輸出的，  tDQSCK 也是在限制說明 DQS 與 CK 的對齊狀況。此時 CK 還是 Controller 控制的，所以這個規格是在限制SDRAM 顆粒收到 CK 後送出 DQS 及 DQ 的時間差，這是 DRAM 顆粒內部的準備時間，所以可以用絕對時間表明。% l% ~5 D2 s  y9 H  U

* N" T0 y" O; b" k' c

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kobeismygod
谢回复，  详情 回复 发表于 2016-4-1 13:50

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kobeismygod

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12#
 楼主| 发表于 2016-4-1 13:50 | 只看该作者
Head4psi 发表于 2016-4-1 06:52' C1 o8 R% g& \0 d! w8 h
不常在這個版塊，既然看到了，就說明一下。' w' `+ L8 w3 G; X6 i
! M' E* j1 w  x) Y# o" N1 R7 s0 m- M
對 SDRAM 顆粒而言，在寫資料時 DQS 是由 Controller 送過 ...

6 M  L9 ~! V- I8 ]* i( [( N+ Q- D$ ]谢回复，
) a0 r: L* l) _  t% ?! M

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