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HELP! Allegro package designer 问题

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1#
发表于 2016-6-24 15:22 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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请教大家,如何在package designer里面放入一个电容,并且对这个电容进行 assign net, assign refdes?; H$ R9 ^$ p( B: q" |, o& f- A
大家都知道DIE,BGA是可以通过软件生成并且将二者的pin赋予 特定的net,但是如果要摆放一个电容在封装里面,allegro该如何实现呢?谢谢!
2 A9 \. v  ~5 T7 r4 `) y

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推荐
发表于 2016-8-2 21:04 | 只看该作者
加元器件不多时,可以通过logic界面添加,最后再赋予网络,加的多还是画个原理图吧,要是没看懂可以微信我13823773314欢迎交流哦

点评

正解!!!!!!!  详情 回复 发表于 2016-9-8 22:08

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2#
发表于 2016-7-29 11:18 | 只看该作者
加分立元件不多时,可以输出netlist, 在netlist中修改加入网表中,再import一次网表就可以了网表的格式如下,看下就明白了。7 ?) t2 u) E9 a8 w
  d7 I, `0 @) @2 e0 N
$PACKAGES
6 B1 y" h  k" ^! c$ L! `BGA ! BGA ; BGA
! X! L+ N, @8 w, I4 n% ODIE ! DIE ; DIE - ~2 |. ^2 G  s4 n
$NETS7 F! o, q  h8 U$ [, p  V9 r5 Y
A9_PLL_VDD ; BGA.W6 DIE.231
& G" ]- n1 D$ n; N0 [) H$ y8 nA9_PLL_VSS ; BGA.Y7 DIE.229
/ [, F2 r' ^8 m6 d1 gADACL_VOUT ; BGA.A17 DIE.55
* e# r* F9 y8 ~+ x  B; SADACR_VOUT ; BGA.B17 DIE.57 8 Q( G+ z( f4 Q0 }- c
ADAC_VAA2V5 ; BGA.B20 DIE.70 * f" v: X5 e3 D: L; f" T  U# [
ADAC_VREF_NEG ; BGA.D18 DIE.67
. i: ]7 X8 U) X, c7 g5 H1 L. YADAC_VREF_POS ; BGA.C19 DIE.68 3 x+ m  [( d# M" r6 M* U
D_A0 ; BGA.AB6 DIE.223 " B  ^% J1 h3 d+ z& u2 V
( o; z! l% d5 b8 }9 B5 M

$ c) x) B! j1 A# Z# c9 u5 t.......( \, a- l( G* L8 ?4 _7 p

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3#
发表于 2016-7-29 11:20 | 只看该作者
等10月新办公室装修好了,后面如免费授课,如你参加的话可以现场交流

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5#
发表于 2016-9-8 22:08 | 只看该作者
小蒙art黑豆 发表于 2016-8-2 21:04
" |+ X3 ^# Q: `/ b* r8 H加元器件不多时,可以通过logic界面添加,最后再赋予网络,加的多还是画个原理图吧,要是没看懂可以微信我1 ...

; z  |( c! l2 O9 L! r! X4 m: ^4 r正解!!!!!!!

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6#
发表于 2016-12-5 17:11 | 只看该作者
对于net赋予问题,我有个疑问:
) _* f, W  s8 ?! Q; s我们做多个PIN的芯片的package symbol时(比如BGA),通过DXF或其它方式创建的package symbol实际上并没有net。
& B0 r" c5 f$ m' O$ P& d导入sip封装设计的时候,该如何来创建net?(一个个的创建很麻烦)

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8#
发表于 2017-3-23 14:46 | 只看该作者
在导入 DIE 时就可以 把DIE的 net 定义好,导入sip 内,就可以有net了。

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9#
发表于 2019-5-8 22:18 | 只看该作者
还是做个原理图吧,后面用也方便
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