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[疑难求助] 4层板的DDR3地址线等长问题

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  • TA的每日心情
    难过
    2023-3-2 15:24
  • 签到天数: 25 天

    [LV.4]偶尔看看III

    跳转到指定楼层
    1#
    发表于 2015-6-22 20:54 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    各位大侠好,小弟最近在走一个DDR3的布线,数据线等长做到了+/-5mil,可地址线和控制线由于空间不够,只能做到+/-200mil,这样布线有问题吗?设计的板子是4层板,中间两层是电源和地,为了保持参考平面的完整性,中间两层不能走线。看了很多的书籍和设计要求,有的说是要求在20mil,有的说地址线要求不高,差别大点也问题不大。小弟以前没有从事过相关的设计,请求各位大侠能够指点迷津,非常感激!
    2 Q1 c; e# I% g/ ^8 E& D( H

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  • TA的每日心情
    开心
    2024-2-21 15:59
  • 签到天数: 313 天

    [LV.8]以坛为家I

    2#
    发表于 2015-6-23 10:13 | 只看该作者
    等长误差没问题。
  • TA的每日心情
    难过
    2023-3-2 15:24
  • 签到天数: 25 天

    [LV.4]偶尔看看III

    3#
     楼主| 发表于 2015-6-23 12:01 | 只看该作者
    非常感谢您的回复,谢谢

    该用户从未签到

    4#
    发表于 2015-6-25 21:22 | 只看该作者
    请问你用的T型拓扑?
  • TA的每日心情
    难过
    2023-3-2 15:24
  • 签到天数: 25 天

    [LV.4]偶尔看看III

    5#
     楼主| 发表于 2015-6-26 08:08 | 只看该作者
    是的,两片DDR3之间用的T型拓扑,T点距两片DDR等长,但每个地址线之间未做等长,通过主芯片和T点之间进行等长控制。由于空间比较紧凑,只能做到200mil,不知有没有问题?
    8 a2 o! @, b4 Z% E: e0 D

    该用户从未签到

    7#
    发表于 2015-7-1 08:50 | 只看该作者
    2层就走出来了,太厉害了,成本控制成本太严格了吧。
  • TA的每日心情
    郁闷
    2019-11-19 16:10
  • 签到天数: 1 天

    [LV.1]初来乍到

    8#
    发表于 2015-7-6 13:54 | 只看该作者
    2层出来?很好奇,你的VTT上拉电阻,还有耦合电容怎么处理?
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