关于FPGA芯片引脚的问题

yanyeh89 · 发表于 2013-5-24 08:58

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单片机配置引脚的时候有与之有相对应的寄存器相对应，FPGA芯片怎么配置引脚？怎么配置成输入输出，我看了很多的数据手册都没有找到怎么配置引脚？还请诸位大侠不吝赐教啊，谢谢啊,

gusumurong · 发表于 2013-5-24 11:17

不用专门配置成输入或输入。
只要在ASSIGNMENT里，将输入或输入信号分配到不同的IO管脚上，就OK了

zgq800712 · 发表于 2013-5-27 15:30

基本来说FPGA有专用输入时钟引脚，这个一般只是做外部时钟输入引脚用，专门引脚时钟偏移很小。
IO口多可以设置成输入输出

看下面一个例子：

module fuck1（a,b,c）;
input a,b;
output c;
assign c = a && b;
endmodule

注意 input 就是输入引脚a， output就是输出引脚c、

输入输出取决于描述语言

yanyeh89 · 发表于 2013-5-28 22:33

zgq800712 发表于 2013-5-27 15:30
1 d# v) S- Q" d6 i9 w) s: \- ~9 ^/ I基本来说FPGA有专用输入时钟引脚，这个一般只是做外部时钟输入引脚用，专门引脚时钟偏移很小。
' U5 [, K" \% mIO口多可以 ...

那可以这样理解,,,,FPGA的端口没有寄存器与之相对应，其端口寄存器可以随机分配！！！！

zgq800712 · 发表于 2013-5-29 09:00

yanyeh89 发表于 2013-5-28 22:33
# o& v" O9 `! b3 q8 Z7 M! {那可以这样理解,,,,FPGA的端口没有寄存器与之相对应，其端口寄存器可以随机分配！！！！

可以，普通IO口多是这样用.
有些系列的比如专用时钟输入GCLK在分配管脚的时候分配为输出的时候有提示只能作为输入。
还有一些是专门PLL输出的，如果你要PLL输出从这组输出，延时偏移最小，当然不用这个功能，管脚说明是User IO的话，那一般IO多可以走的。

总之FPGA的IO可以随意排列，这样很利于走线顺畅和优化。

yanyeh89 · 发表于 2013-5-29 21:13

zgq800712 发表于 2013-5-29 09:00 f: T- |# E9 n- Q5 k! J4 y
可以，普通IO口多是这样用.
% `! s1 K( K/ c2 C4 h5 @7 B有些系列的比如专用时钟输入GCLK在分配管脚的时候分配为输出的时候有提示只能 ...

我知道了。谢谢啊

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