DDR3相关处理

chm1020 · 发表于 2019-4-15 09:07

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求DDR3的电源处理及信号处理

EdisonZheng · 发表于 2019-4-15 17:49

1.地址控制与时钟等长；
2，数据与DQS登场；
因为等长的严格程度并不会造成太大的额外工作量，建议按严格来控制。比如10Mil等长
3.地址，数据，时钟，DQS在允许的情况下都按照3W设计，减少串扰，且不要跨分割，参考GND或DDR3自身电源平面
4.SSN优化：重点关注BGA控制芯片DDR3接口的pinmap，有些芯片pinmap排布回流地很少，很容易导致SSN问题，此时在设计时需要在DDR3信号过孔旁尽可能的补齐GND孔
5.拓扑结构：DDR3一般走fly-by就可以了，一驱多的话就正反对贴+fly-by。
6.对于一驱多场景，控制芯片到第一片DDR3的走线阻抗控制40ohm，后面的走线阻抗统一60ohm（经验。不放心的话可以仿真确认）
做到以上6点，不仿真直接设计，也不会有啥问题。

LC0613 · 发表于 2019-4-15 09:32

走线不要跨分割，DDR3下面确保平面完整，数据线分组，同组等长而且最好做在同一层，数据线等长误差越小越好，地址线走T或者FLY-BY,看情况用哪一种了，后者居多，地址线参考CLK做等长，地址线误差可以大一点，走线最好是3W，空间紧凑的情况下最少也要保证2W,走线控制好阻抗（单端、差分），差分走线注意等距等长，电源做好滤波，REF。

wsbg3690 · 发表于 2019-4-15 15:10

重点如下：
1、阻抗匹配，不能有跨分割，数据线优先参考地，地址线参考地或电源层；是否需要阻抗补偿（有些平台需要将主通道阻抗降低）
2、等长匹配，同组同层同等长，DQS跟CLK间的等长
3、间距，组间间距、组与组的间距以及单线跟DQS/CLK的间距
4、电源，最好的用平面层割出、VTT铺铜，VREF加粗
重中之中是拓扑结构，看芯片是否支持读写平衡再决定走T或FLY-BY 这个错了以上4点做得再好也是白搭

xiaoxiaoya · 发表于 2019-4-24 17:09

谢谢分享

Zebin_Mo · 发表于 2019-5-24 15:44

wsbg3690 发表于 2019-4-15 15:10% \( m0 `3 [. \7 }
重点如下：# `5 D& J( E; w6 B, r6 y0 Q
1、阻抗匹配，不能有跨分割，数据线优先参考地，地址线参考地或电源层；是否需要阻抗补偿（有 ...

你好，你这里提到的第二点 2、等长匹配，同组同层同等长，DQS跟CLK间的等长是这样理解吗？望指点指点
信号线同组之间等长就可以了不用参考CLK和地址线，DQS跟clk等长，不要参考其他的，你这里地址线没提到，地址线是参考CLK吗？

Zebin_Mo · 发表于 2019-5-24 15:58

EdisonZheng 发表于 2019-4-15 17:49# {. B1 p% Y& J+ D
1.地址控制与时钟等长；
v' ~; c% ^6 L+ J3 T) [/ | [2，数据与DQS登场；+ P9 Y/ v4 E9 X$ g) t O
因为等长的严格程度并不会造成太大的额外工作量，建议按严格 ...

你好，第一跟第二点又关联吗，一般地址控制与时钟线都会比数据DQS长一点，这个有控制在一个范围吗，比如说多少百mil之内，还是有点关系没有，还是说随便，严格按照第一，第二点走就行了？望指点指点，我以前都是全部等长的，太辛苦了

EdisonZheng · 发表于 2019-5-25 22:35

Zebin_Mo 发表于 2019-5-24 15:58
' ^1 ]( `# T" K你好，第一跟第二点又关联吗，一般地址控制与时钟线都会比数据DQS长一点，这个有控制在一个范围吗，比如 ...

DDR3内部有write leveling功能，CLK和DQS板级不需要控制等长。
所以第一点和第二点没有关联

Bill168 · 发表于 2019-6-17 08:55

看看

wsbg3690 · 发表于 2019-11-4 12:21

Zebin_Mo 发表于 2019-5-24 15:44
/ c8 B3 S- a/ k. ` _你好，你这里提到的第二点 2、等长匹配，同组同层同等长，DQS跟CLK间的等长是这样理解吗？望指点指点
+ L) T' l( l' u! U0 P* {) x& S5 t- u( a ...

DQS跟CLK控等长 DQ跟DQS控等长

wsbg3690 · 发表于 2019-11-4 12:22

wsbg3690 发表于 2019-11-4 12:21
, w! d" V7 x# t* |7 eDQS跟CLK控等长 DQ跟DQS控等长

基本上所有线都是参考CLK 的 DQ是间接参考CLK

wsbg3690 · 发表于 2019-11-18 14:46

Zebin_Mo 发表于 2019-5-24 15:580 | m2 y/ b) r- H: T, y! `5 {( S# z$ O" C
你好，第一跟第二点又关联吗，一般地址控制与时钟线都会比数据DQS长一点，这个有控制在一个范围吗，比如 ...

每个主控平台要求的标准不一样可以参考芯片设计要求指导书但是比较通常的是按500以内

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